文档介绍：****************课程设计报告课程设计名称:计算机组成原理课程设计课程设计题目:恢复余数法定点原码一位除法器的设计院(系):*************专业:*************班级:*************学号:*************姓名:*************指导教师:*************完成日期:*************目录第1章总体设计方案 3第2章详细设计方案 、综合、适配 18第3章编程下载与硬件测试 20参考文献 22附录(电路原理图) :判断被除数与除数的大小,若被除数小,则上商0,并在余数最低位补0,再用余数和右移一位的除数比,若够除,则上商1,否则上商0。然后继续重复上述步骤,直到除尽(即余数为0)或已得到的商的位数满足精度要求为止。上述计算方法要求加法器的位数为除数位数的两倍。但分析后,会发现右移除数,可以通过左移被除数(余数)来代替,左移出界的被除数(余数)的高位都是无用的0,对运算不会产生任何影响。另外,上商0还是1是计算者用观察比较的办法确定的,而计算机只能用做减法判断结果的符号为负还是为正来确定。当差为负时,上商为0,同时还应把除数再加到差上去,恢复余数为原来的正值之后再将其左移一位。若减得的差为0或为正值时,就没有恢复余数的操作,上商为1,余数左移一位。,分别是寄存器、数据选择器、补码器、加法器以及移位寄存器。寄存器数据选择器选择数据寄存器:寄存被除数X和余数的其中一个,6位二进制数(包含2位符号位),D触发器,上升沿触发;除数寄存器:寄存除数Y,6位二进制数(包含2位符号位),D触发器,上升沿触发;余数寄存器:寄存余数,6位二进制数(包含2位符号位),D触发器,上升沿触发;数据选择器选择器A:“与”门逻辑电路,选择输出0和除数Y的其中一个。当输入低电平时,输出0;当输入高电平时,输出除数Y;选择器B:“与”门逻辑电路,选择输出被除数X和余数的其中一个。当输入低电平时,输出被除数;当输入高电平时,输出余数;补码器:将除数Y的4位有效二进制数取反加一,求其[Y]补;加法器加法器A:将数据选择器选择数据寄存器中的值和[–Y]补求和,判断结果正负,决定上商0还是上商1;加法器B:若加法器A中的结果为负,将结果加除数Y,恢复余数;移位寄存器移位寄存器:实现移位功能,将被除数(余数)左移;商移位寄存器:寄存每一次计算所得的商,依次左移得到最终结果商。恢复余数法定点原码一位除法器的底层、顶层的设计都采用原理图设计输入方式,经编译、调试后形成*.bit文件并下载到FPGAXCV200可编程逻辑芯片中,经硬件测试验证设计的正确性。。:伟福COP2000型计算机组成原理实验仪、FPGA实验板、微机;EDA环境:、COP2000仿真软件。,顶层方案图实现恢复余数法定点原码一位除法器的逻辑功能,采用原理图设计输入方式完成,电路实现基于FPGAXV200可编程逻辑芯片。在完成原理图的功能设计后,把输入/输出信号安排到FPGAXV200指定的引脚上去,实现芯片的引脚锁定。(U2、U5、U7)、两个数据选择器模块、一个补码器模块、两个加法器模块以及两个移位寄存器模块组装而成的一个完整的设计实体。,。、P82、P84、P85、P86、P87为从高位到低位被除数输入端;P96、P97、P100、P101、P102、P103为从高位到低位除数输入端;P213为脉冲信号输入端;P73为始能端,开始时为低电平,以后一直处于高电平;P217、P218、P220、P221、P22