文档介绍：Pentium 微处理器的内部寄存器 Pentiu m是Inte l公司于199 3年3月推出的第五代80X8 6系列微处理器,简称P5或80586 , 中文译名为“奔腾”。与其前辈 80X86 微处理器相比, Pentium 采用了全新的设计,它有 64 位数据线和 32位地址线,但依然保持了与其前辈 80X86 的兼容性,在相同的工作方式上可以执行所有的 80X86 程序。 Pentium 的内部结构如图 所示。它主要由执行单元、指令 Cache 、数据 Cache 、指令预取单元、指令译码单元、地址转换与管理单元、总线单元以及控制器等部件组成。其中核心是执行单元( 又叫运算器) ,它的任务是高速完成各种算术和逻辑运算,其内部包括两个整数算术逻辑运算单元(ALU) 和一个浮点运算器,分别用来执行整数和实数的各种运算。为了提高效率,它们都集成了几十个数据寄存器用来临时存放一些中间结果。这些功能部件除地址转换和管理单元与 80386/80486 保持兼容外,其他都进行了重新设计。 1)超标量体系结构和指令流水线 Pentium 由“U”和“V”两条指令流水线构成超标量流水线结构,其中每条流水线都有自己的 ALU 、地址生成逻辑和 Cache 接口。这种双流水线技术可以使两条指令在不同流水线中并行执行。 Pentium 微处理器的内部结构每条流水线又分为指令预取 PF、指令译码(一次译码)D1 、地址生成(二次译码)D2 、指令执行 EX和回写 WB共5个步骤。图 给出了 Pentium 的指令流水线操作示意。 Pentium 指令流水线操作示意图当第一条指令完成指令预取,进入第二个操作步骤 D1,执行指令译码操作时,流水线就可以开始预取第二条指令;当第一条指令进入第三个步骤 D2,执行地址生成时,第二条指令进入第二个步骤 D1,开始指令译码,流水线又开始预取第三条指令;当第一条指令进入第四个步骤 EX,执行指令规定的操作时,第二条指令进入第三个步骤 D2,执行地址生成,第三条指令进入第二个步骤 D1,开始指令译码,流水线又开始预取第四条指令;当第一条指令进入第五个步骤 WB,执行回写操作时,第二条指令进入第四个步骤 EX,执行指令规定的操作,第三条指令进入第三个步骤 D2,执行地址生成,第四条指令进入第二个步骤 D1,开始指令译码, 流水线又开始预取第五条指令。这种流水线操作并没有减少每条指令的执行步骤, 5 个步骤哪一步都不能跳越。但由于各指令的不同步骤之间并行执行,从而极大地提高了指令的执行速度。从第一个时钟开始, 经过 5个时钟后,每个时钟都有一条指令执行完毕从流水线输出。在这种理想情况下,Pentiu m 的超标量体系结构每个时钟周期内可执行两条整数指令(每条流水线执行一条指令)。 2)重新设计的浮点运算部件 Pentium 的浮点运算部件在 80486 的基础上作了重新设计,采用了超流水线技术,由 8 个独立执行部件进行流水线作业,使每个时钟周期能完成一个浮点操作( 或两个浮点操作)。采用快速算法可使诸如 ADD 、MUL 和LOAD 等运算的速度最少提高 3 倍,在许多应用程序中利用指令调度和重叠( 流水线) 执行可使性能提高 5 倍以上。同时,这些指令用电路进行固化, 用硬件来实现,使执行速度得到更大提高。 3)独立的指令 Cache 和数据 Cache Pentium 片内有两个 8KB 的超高速缓存器,一个是指令 Cache ,一个是数据 Cache 。转换后备缓冲器 TLB(Translation Look-aside Buffer) 的作用是将线性地址转换为物理地址。这两种 Cache 采用 32×8线宽,是对 Pentium 的64位总线的有力支持。指令和数据分别使用不同的 Cache ,使 Pentium 中数据和指令的存取减少了冲突,提高了性能。 Pentium 的数据 Cache 有两种接口,分别与 U和V 两条流水线相连,以便能在相同时刻向两个独立工作的流水线进行数据交换。当向已被占满的数据 Cache 中写数据时,将移走当前使用频率最低的数据,同时将其写回内存,这种技术称为Cach e回写技术。由于CPU向Cach e 写数据和将 Cache 释放的数据写回内存是同时进行的,所以采用 Cache 回写技术将节省处理时间。 4)分支指令预测。 Pentium 提供了一个称为 BTB(Branch Target Buffer) 的小 Cache 来动态地预测程序的分支操作。当某条指令导致程序分支时, BTB 记忆下该条指令和分支的目标地址,并用这些信息预测该条指令再次产生分支时的路径,预先从该处预取,保证流水线的指令预取步骤不会空置。这一机构的设置,可以减少在循环操