文档介绍：《计算机组成实验C》课程设计适用专业:电子信息类专业专业:计算机科学与技术班级:计科四班学号:20122378姓名:王 ;教师:陈红梅实验学期:2014-2015第1学期西南交通大学信息科学与技术学院简化计算机系统的设计实验目的通过学****简单的指令系统及其各指令的操作流程, 用VHDL语言实现简单的处理器模块,并通过调用存储器模块,将处理器模块和存储器模块连接形成简化的计算机系统。实验内容用VHDL语言实现简单的处理器模块。调用存储器模块设计64X8的存储器模块。将简单的处理器模块和存储器模块连接形成简单的计算机系统。将指令序列存入存储器,然后分析指令执行流程。•、学****简单指令集。2、学****各指令的操作流程。vl_udr!nja|irC|輕0j王云龙20122378计科四班内存文件内存文件中的数据:Addr+0+1+2+3+4+5+6+700001524DO1F9431EO08ME41A1613451282D10 |7B |DO1ECO19DO1DBO1813FO00000000003920[;PACKAGEmypackISCONSTANTidle:std_logic_vector(3DOWNTO0):="0000"CONSTANTload:std_logic_vector(3DOWNTO0):="0001"CONSTANTmove:std_logic_vector(3DOWNTO0):="0010"CONSTANTaddx:std_logic_vector(3DOWNTO0):="0011"CONSTANTsubp:std_logic_vector(3DOWNTO0):="0100"CONSTANTandp:std_logic_vector(3DOWNTO0):="0101"CONSTANTorp:std_logic_vector(3DOWNTO0):="0110"CONSTANTxorp:std_logic_vector(3DOWNTO0):="0111"CONSTANTshrp:std_logic_vector(3DOWNTO0):="1000"CONSTANTshlp:std_logic_vector(3DOWNTO0):="1001"CONSTANTswap:std_logic_vector(3DOWNTO0):="1010"CONSTANTjmp:std_logic_vector(3DOWNTO0):="1011"CONSTANTjzstd_logic_vector(3DOWNTGD):="1100"CONSTANTread:std_logic_vector(3DOWNTO0):="1101"CONSTANTwritestd_logic_vector(3DOWNTOD):="1110"CONSTANTstop:std_logic_vector(3DOWNTOD):="1111"ENDmypack;LIBRARYieee;; .ALL;; cpu 实体声明 ENTITYcpuISPORT(resetINstd」ogic--清零信号低有效clock:INstd_logic;Write_Read:OUTstd_logic;M_address:OUTstd_logic_vectorM_data_in:INstd_logic_vectorM_data_out:OUTstd_logic_vectoroverflow:OUTstd_logic);ENDcpu;--时钟信号--读写信号,'1'为写(11DOWNTO0); --地址线(7DOWNTO0); --数据输入线(7DOWNTO0); --数据输出线--溢出标志cpuRTL级行为描述 ARCHITECTURERTLofcpuISSIGNALIR:std_logic_vector(15DOWNTO0);--指令寄存器SIGNALMDR:std_logic_vector(7DOWNTO0);--数据寄存器SIGNALMAR:std_logic_vector(11DOWNTO0);--地址寄存器SIGNALstatus:integerRANGE0TO4;--状态寄存器SIGNALPC:std_logic_vector(11DOWNTO0);--程序计数器SIGNALR0,R1,R2,R3:std_logic_vector(7DOWNTO0);--通用寄存器SIGNALA:std_log