文档介绍：XilinxFPGA实验报告——基于IP核的乘法器的设计基于IP核的乘法器的设计实验内容利用ISE软件的IP核和VHDL进行混合设计一个16位的乘法器;用ISE进行仿真并且进行性能比较;实验目的熟悉Xilinx的ISE软件的使用和设计流程;掌握ISE仿真方法;实验环境PC机一台;Xilinx的ISE软件一套;实验原理图1给出了16位乘法器的原理图CLK图1两个16位乘法器的原理图ABAQ1AQ21A乘法器1乘法器2图2IP核乘法器的原理图XilinxISE的coregenerator提供了功能强大的IP(intellectualProperty)核,主要有 BasicElements,working,DigitalSignalProcessing,I/O Interface,MathFunctions,Memories&StorageElements,StandardBusInterface。通过使用 这些IP核资源可以大大缩短设计周期,提高设计效率。在本设计中,使用了IP核Math Function中的Multiplier资源。通过GUI接口,可以很容易设计任意位的,有符号或无 符号的乘法器。图2给出了IP核提供的乘法器的原理图。实验步骤打开ISE软件创建一个新的工程,并选择器件的类型;用IP核生成一个16位的乘法器multiplier1;用VHDL语言生成一个16位的乘法器multiplier2;ponent,;调用ISE仿真器进行行为仿真,观察仿真结果;调用ISE仿真器进行时序仿真,观察仿真结果;;;entityMultiply_topisPort(number1:inSTD_LOGIC_VECTOR(15downto0);number2:inSTD_LOGIC_VECTOR(15downto0);result1:outSTD_LOGIC_VECTOR(31downto0); result2:outSTD_LOGIC_VECTOR(31downto0);clock:inSTD_LOGIC);endMultiply_top;ponentMultiplyport(A:inSTD_LOGIC_VECTOR(15downto0); B:inSTD_LOGIC_VECTOR(15downto0); CLK:inSTD_LOGIC; P:outSTD_LOGIC_VECTOR(31downto0));ponentMultiply2port(A:inSTD_LOGIC_VECTOR(15downto0); B:inSTD_LOGIC_VECTOR(15downto0); CLK:inSTD_LOGIC; P:outSTD_LOGIC_VECTOR(31downto0));ponent;beginU0:Multiplyportmap(A=>number1,B=>number2,CLK=>clock,P=>result1);U1:Multiply2portmap(A=>number1,B=>number2,CLK=>clock,P=>result2);endBehavioral;乘法器Multi