文档介绍：54LS192/74LS192
LSTTL 型递增/递减十进制计数器(双时钟)
特点外引线排列图
·内部有级联电路
·同步操作
·每触发器有单独的预置端
·完全独立的清零输入端
典型参数:
f 工作频率=32MHz
Pd=95mW
说明:
本电路复杂程度为 55 个等效门,是同步可逆递增/递减 BCD 计数器。本电
路通过同时触发所有触发器而提供同步操作,以便在使用控制逻辑结构时,输出
端的变化可相互重合。本工作方式避免了一般用异步(行波时钟)计数器所带来的
计数输出的尖峰脉冲。
四个主从触发器的输出端,由两计数(时钟)输入之一的“低”到“高”电
平的过渡而被触发。计数方向在其它计数输入端为“高”时,由脉冲的计数输入
端所定。
本电路为全可编程的,当置数输入为“低”时,把所希望的数据送入数据
输入端上,来把每个输出端预置到两电平之一。输出将符合独立于计数脉冲的数
据输入的改变。该特点可使电路以预置输入而简单地更改计数长度,用作N 模数
分频器(除法器)。
清零输入在加高电平时,迫使所有输出端为低电平。清零功能独立于计数
输入和置数输入。清零、计数和置数等输入端都是缓冲过的,它降低了驱动的要
求,这就可减少为长字所要求的时钟驱动器数等等。
本电路都设计成可被直接级联而勿需外接电路。借位和进位两输出端可级
联递增计数和递减计数两功能。借位输出在计数器下谥时,产生宽度等于递减计
数输入的脉冲;同样,进位输出在计数器上谥时, 产生宽度等于递加计数输入的
脉冲。因而电路可进行反馈,而很容易的被级联。即把借位输出端和进位输出端
分别反馈到后级计数器的减计数输入端和加计数输入端上即可。
BDTIC 半导体事业部 iconductor
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LSTTL 型递增/递减十进制计数器(双时钟)
逻辑图
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LSTTL 型递增/递减十进制计数器(双时钟)
典型清除、计数时序
清除
置数
数据
加计数
减计数
输出
进位输出
借位输出
时序说明: 清除预置加计数减计数
功能表
输入
清除置数加计数减计数工作模式
CLR LOAD UP DOWN
H × × × 清除
L L × × 预置
L H H H 保持
L H ↑ H 加计数
L H H ↑减计数
H=高电平 L=低电平×=不定(高或低电平) ↑=由“低”→“高”电平的跃变
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LSTTL 型递增/递减十进制计数器(双时钟)
推荐工作条件
74Ⅱ 54
符号参数名称参数值参数值单位
最小典型最大最小典型最大
Vcc 电源电压 5 5 V
VIH 输入高电平电压 V
VIL 输入低电平电压 V
IOH 输出高电平电流-400 -400 μA
IO