文档介绍：时域时钟抖动分析（一)
新型的高速AＤＣ　都具备高模拟输入带宽（约为最大采样频率的3 到6 倍),因此它们可以用于许多欠采样应用中。ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNＲ)　的主要原因.
本系列文章共有三部分,＆ldquｏ；第１　部分&rdqｕo；重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC　的孔径抖动组合。在&ldquo；第２　部分＆ｒdquｏ；中，该组合抖动将用于计算ＡDC 的SRＮ，然后将其与实际测量结果对比。＆ldｑuo；第3 部分＆rdquo;将介绍如何通过改善ADC 的孔径抖动来进一步增加ADC　的SＮR，并会重点介绍时钟信号转换速率的优化。
采样过程回顾
根据Nyquisｔ－Shannon 采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样， MＳＰS 的速率对高达10ＭHｚ　的输入信号采样，则不管该信号是位于1 到10MHz　的基带(首个Ｎyquｉｓｔ　区域)，还是在1０0 到110MHz 的更高Nyquisｔ　区域内欠采样，都没关系(请参见图1)。在更高（第二个、第三个等）Nyqｕｉst　区域中采样，一般被称作欠采样或次采样。然而,在ADC 前面要求使用抗混叠过滤，以对理想Ｎyquisｔ　区域采样,同时避免重建原始信号过程中产生干扰.
图1 １0０ＭSPS 采样的两个输入信号显示了混叠带来的相同采样点
时域抖动
仔细观察某个采样点，可以看到计时不准（时钟抖动或时钟相位噪声) 区域（例如,f1 = １0 ＭHz 到f2 ＝ 1１0 MHz)欠采样带来输入频率的增加,固定数量的时钟抖动自理想采样点产生更大数量的振幅偏差（噪声)。另外，图2 表明时钟信号自身转换速率对采样时间的变化产生了影响。转换速率决定了时钟信号通过零交叉点的快慢。换句话说，转换速率直接影响ADＣ中时钟电路的触发阈值.
图2 时钟抖动形成更多快速输入信号振幅误差
如果ADC 的内部时钟缓冲器上存在固定数量的热噪声,则转换速率也转换为计时不准,从而降低了ADC 的固有窗口抖动.，窗口抖动与时钟抖动（相位噪声）没有一点关系,但是这两种抖动分量在采样时间组合在一起。图3 还表明窗口抖动随转换速率降低而增加。转换速率一般直接取决于时钟振幅。
时钟抖动导致的SNR 减弱
有几个因素会限制ＡDC 的SＮＲ，例如:量化噪声（管线式转换器中一般不明显)、热噪声(其在低输入频率下限制SNＲ）,以及时钟抖动（SNRJitter)（请参见下面方程式1).ＳNRJｉttｅr 部分受到输入频率fIN(取决于Nyquisｔ区域）的限制，同时受总时钟抖动量tJitter的限制,其计算方法如下：
ＳＮＲJｉｔｔer[dBc]＝-20&tｉmeｓ；lｏg(2＆pi；&ｔiｍes；ｆIN&timｅs；ｔJiｔter) 　　　　　（２)
正如我们预计的那样,利用固定数量的时钟抖动,SNR　随输入频率上升而下降。图4　描述了这种现象，其显