一种基于RISC结构单片机的数字乘法器的设计.pdf

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第 34 卷第 5 期微电子学 V o l 34, № 5
2004 年 10 月 M icroelectron ics O ct 2004
文章编号: 1004 3365 (2004) 05 0593 04
一种基于 R ISC 结构单片机的数字乘法器的设计
吴静, 李树荣, 姚素英, 赵毅强, 张生才
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(天津大学专用集成电路设计中心, 天津 300072)

摘要: 介绍了一种 8 位 R ISC 结构单片机中乘法器的设计方法, 分析了移位相加、加法器树、
Boo th 编码移位相加等多种乘法器的工作原理, 并采用 Synop sys 综合工具实现了这些乘法器。综
合及仿真结果表明, 根据该 8 位 R ISC 结构单片机特点设计的Boo th 编码移位相加乘法器较之其
它类型乘法器速度提高很多, 而面积仅比最小的移位相加乘法器增加不到 18%。从速度和面积两
方面综合考虑, 是较好的设计方案。
关键词: 单片机; R ISC; 乘法器; 移位相加; Boo th 编码
中图分类号: TN 47 文献标识码: A

D esign of a D igital M ultiplier Based on an 8-B it R ISC M puter
W U J ing, L I Shu rong, YAO Su ying, ZHAO Y i qiang, ZHAN G Sheng cai
(A S IC D esig n Center, T ianj in U niversity , T ianj in, 300072, P R Ch ina)

Abstract: D esign m ethods fo r m ultipliers in an 8 bit R ISC single ch ip m puter are described T he opera
tional p rinciple of som e m ultipliers, such as sh ifter adder m ultiplier, adder tree m ultiplier and Boo th encode
sh ifter adder m ultiplier, are analyzed, w h ich are imp lem ented using Synop sys’s design too ls R esults from syn
thesis and simulation show s that Boo th encode sh ifter adder m ultiplier, w h ich is designed to fit our 8 bit R ISC m i
puter, operates m uch faster than o thers, w h ile it is only 18% larger