文档介绍：现代CMOS工艺
基本流程
现代CMOS工艺基本流程
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1
Silicon Substrate P+
~2um
~725um
Silicon Epi Layer P−
选择衬底
晶圆的选择
掺杂类型（N或P）
电阻率（掺杂浓度）
晶向
高掺杂(P+)的Si晶圆
低掺杂(P−)的Si外延层
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2
Silicon Substrate P+
Silicon Epi Layer P−
Pad Oxide
热氧化
热氧化
形成一个SiO2薄层，厚度约20nm
高温，H2O或O2气氛
缓解后续步骤形成的Si3N4对Si衬底造成的应力
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3
Silicon Substrate P+
Silicon Epi Layer P-
Silicon Nitride
Si3N4淀积
Si3N4淀积
厚度约250nm
化学气相淀积(CVD)
作为后续CMP的停止层
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4
Silicon Substrate P+
Silicon Epi Layer P-
Silicon Nitride
Photoresist
光刻胶成形
光刻胶成形
厚度约05~10um
光刻胶涂敷、曝光和显影
用于隔离浅槽的定义
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5
Silicon Substrate P+
Silicon Epi Layer P-
Silicon Nitride
Photoresist
Si3N4和SiO2刻蚀
Si3N4和SiO2刻蚀
基于***的反应离子刻蚀(RIE)
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6
Silicon Substrate P+
Silicon Epi Layer P-
Silicon Nitride
Photoresist
Transistor Active Areas
Isolation Trenches
隔离浅槽刻蚀
隔离浅槽刻蚀
基于***的反应离子刻蚀(RIE)
定义晶体管有源区
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7
Silicon Substrate P+
Silicon Epi Layer P-
Silicon Nitride
Transistor Active Areas
Isolation Trenches
除去光刻胶
除去光刻胶
氧等离子体去胶，把光刻胶成分氧化为气体
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8
Silicon Substrate P+
Silicon Epi Layer P-
Silicon Nitride
Future PMOS Transistor
Silicon Dioxide
Future NMOS Transistor
No current can flow through here!
SiO2淀积
SiO2淀积
用氧化物填充隔离浅槽
厚度约为05~10um，和浅槽深度和几何形状有关
化学气相淀积(CVD)
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9
Silicon Substrate P+
Silicon Epi Layer P-
Silicon Nitride
Future PMOS Transistor
Future NMOS Transistor
No current can flow through here!
化学机械抛光
化学机械抛光(CMP)
CMP除去表面的氧化层
到Si3N4层为止
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