文档介绍：《 FPGA 设计》实验指导书安全操作注意事项 1 、接插下载电缆前,请务必关闭开发板开关,避免损坏下载电缆或实验箱器件。 2 、操作过程中应防止静电,手指不可以接触开发板的扩展口引脚。 3 、保持实验室整洁。 4 、小心轻放,避免不必要的硬件损伤或者人身受伤。实验一 Quartus ii 软件的操作使用一、实验目的 1、熟悉 Quartus II软件的使用; 2、掌握用原理图输入法和硬件描述语言( Verilog HDL )两种方法来设计逻辑电路; 3、通过电路的仿真及验证,进一步了解 2选 1多路选择器的功能; 二、实验内容 1、用原理图输入法来设计 2选 1多路选择器参照按图 1-1 所示来编辑完成 2选 1多路选择器的原理图输入,其中 a、 b、为数据输入端, sl为控制输入端, out 为 2选 1多路选择器输出端。图 1-1 2选 1多路选择器原理图 2、用 Verilog HDL 硬件描述语言来设计数据选择器三、实验仪器、设备及材料电脑、 EDA 软件、实验箱、下载电缆。四、实验原理 2选 1多路选择器的 RTL 图及真值表如图 1-2 及表 1-1 所示。图 1-2 2选 1多路选择器的 RTL 图表 1-1 2选1多路选择器的真值表选择输入 sl输出 out 0a 1b 五、重点、难点本实验技术重点在于理解 2选1多路选择器的功能后,用原理图输入法和硬件描述语言( Verilog HDL )两种方法来设计该逻辑电路。六、实验步骤(一)原理图输入法的设计步骤: 进入 Windows 操作系统,双击 Quartus II图标, 启动软件。1、单击 File \ New Project Wizard 菜单, 输入文件名路径与设计项目的名字 mux 21a,点击 finish, 建立设计项目。点击 Assignment \ Device 菜单,选择器件(本设计选用 cyclone 系列的 EP4CE6E22C8 )。 2、启动菜单 File \ New ,选择 Block Diagram/Schematic File ,点 OK ,启动原理图编辑器。画出图 1-1 (在原理图空白处双击,会出现元件选择对话框,在 name 处输入元件名,点 OK 完成元件放置。把鼠标移到元件引脚附近,则鼠标光标自动由箭头变为十字,按住鼠标右键拖动,即可画出连线)。默认存盘名为 mux 21a,保存。图 1-1 mux21a 原理图项目导航栏内容如下(依次为层次标签、文件标签、设计单元标签)。 3、综合和分析点击菜单栏上分析和综合红色箭头所指的工具图标,可以为下一步功能仿真作准备(注意功能仿真需要产生网表文件)。上图快捷工具栏中主要用到的快捷操作按钮英文含义如下: P roject navigator 项目导航; Device 器件选择; S etting 环境设置; P in planner 引脚锁定; S pilation 全程编译; S tart analysis & synthesis 分析和综合 4、引脚锁定点击菜单栏上 pin planner 红色箭头所指的工具图标,进行引脚锁定,引脚编号请查阅原理图。 5、全程编译点击菜单栏上全程编译红色箭头所指的工具图标,可以进行全程编译。 6、编译无误后,用下载电缆通过 JTAG 接口将对应的 文件下载到 FPGA 中。选用的 FPGA 器件型号,双击可修改项目名称 7、观察实验结果是否与仿真结果相吻合。(二)用 Verilog HDL 语言完成的设计步骤: 与(一)大体类似,只是在其第步时选择 verilog hdl file ,点击 OK 后,键入下列代码: module mux21a (out,a,b,sl); output out; input a ,b,sl ; reg out; always@(a,b,sl) case(sl) 0:out=a; 1:out=b; default:out=1'bz; endcase endmodule 七、实验报告要求写出用 Verilog HDL 设计 mux21a 的主要过程。八、实验注意事项用原理图输入法和 Verilog HDL 语言两种方法所做的设计,一定要建两个不同的工程,并放在不同的目录中,且目录路径中千万不要出现中文字符。实验二组合逻辑电路设计一、实验目的 1 、学习 Verilog HDL 基本语法; 2 、巩固 Quartus II 环境下的 Verilog HDL 编程设计的基础二、主要仪器设备 EDA 实验系统 1台 PC 机三、实验内容 1 、设计一个四线至二线编码器,其真值表如下: 表 四线至二线编码器的真值表 1、设计一个 2 位信号的比较器,该比较器的电路符号如图 所示。图