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SERDES FPGA设计手册
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兜福
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兜福
添加补充了OSERDES部分，未完待续；
注：作者兜福：zouxingyu705sina.，多多交流，共同进步。
目录
SERDES FPGA设计手册1
目录3
1目的6
2X围6
3术语6
4SERDES基础知识6
5SERDES应用指南6
6SERDES应用指南15
(SDR)15
(DDR)22
(SDR)26
(DDR)29
目的
为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。
X围
本文档所介绍的SERDES原语内容，适用于Xilinx V5系列器件。
术语
ISERDES：串并转换器。
OSERDES：并串转换器。
SERDES基础知识
待补充。
SERDES应用指南
ISERDES
ISERDES基元
图 1 ISERDES基元
图 2 ISERDES内部组成单元结构框图
图 3 当使用Memory模型是ISERDES内部的连接情况
表 1 ISERDES端口列表
Port Name
Type
Width
Description
Q1-Q6
Output
1(each)
寄存器输出
SHIFTOUT1
Output
1
进位输出，用于数据宽度的扩展。连接到从IOB的SHIFIN1。
SHIFTOUT2
Output
1
进位输出，用于数据宽度的扩展。连接到从IOB的SHIFIN2。
BITSLIP
Input
1
启动bitslip操作
CE1
CE2
Input
1(each)
时钟使能输入
CLK
Input
1
高速时钟输入，对串行输入数据流进行时钟控制。
CLKB
Input
1
高速时钟第二输入，对串行输入的数据流进行时钟控制。总是连接~CLK。
CLKDIV
Input
1
时钟CLK的分频时钟，取决于解串的数据宽度。
控制着延迟单元、解串数据、Bitslip子模块和CE单元进行时钟控制。
D
Input
1
来自IOB的串行输入数据。
OCLK
Input
1
用于存储器应用的高速时钟输入，该信号只有在INT