文档介绍：西安邮电学院
FPGA课程设计报告
题目: 基于FPGA的出租车计价器设计
院系: 电子工程学院
专业班级: 集电0803
学生姓名: 妙鹏亮(18)
导师姓名: 孟李林
起止时间: 2011-3-1 至 2011-3-12
2011年 3 月 17日
FPGA课程设计报告提纲
任务
利用verilog语言设计出可用于出租车计价的系统
目的
此系统用于司机载客过程中计时和计费。
使用环境(软件/硬件环境,设备等)
Modelsim,FPGA实验板,ISE设计软件
FPGA课程设计详细内容
技术规范
一. 总体描述
功能定义
,启动计费器,整个系统开始工作,里程计数器和时间计数器从零开始,费用计费器从10开始计算
(包括停车等待时间)进行计费,当出租车启动在3公里以内,且在等待累计2分钟内时费用计数器复位为起步价10元;
,每满1公里时,费用计数器加1元;
。
结构框图
设计工艺:FPGA技术工艺设计
应用范围:随着社会的不断进步,人们生活水平的不断提高,出租车逐渐成为人们日常生活不可缺少的交通工具。而计价器作为出租车的一个重要组成部分,关系着出租车司机和乘客双方利益,起着重要的作用,因而出租车计价器的发展非常迅猛。
序号
信号名称
信号宽度
I/O(输入/输出)
功能说明
1
clk_50M
1
输入
50MHZ时钟信号
2
reset
1
输入
复位信号
3
start
1
输入
系统开始工作信号
4
distance_enable
3
输入
控制计费的公里信号
5
time_enable
1
输入
输出的控制计费信号
6
clk
1
输入/输出
计时器分频后输出的时钟信号
7
select_clk
1
输入/输出
输出选择的时钟信号
8
distance
8
输出
输出的公里信号
9
s
8
输出
输出的时间秒信号
10
m
8
输出
输出的时间分信号
11
fee
8
输出
输出的费用信号
12
clk1
1
输入/输出
数码管分频后输出的时钟信号
分频模块:此模块的功能是对总的时钟进行分频,分出的频率是让计数器用的
计程模块:此模块的功能是为了计算出租车行驶的路程。
计时模块:此模块的功能是为了计算出租车的停车等待时间及超出的等待时间和出租车超出3公里(不包括3公里)的行驶时间。
控制器模块:此模块用于为计费模块提供时钟,当start为高电平时选择以公里计费;当start为低电平时选择以计费
计费模块:此模块用于出租车启动后,根据行驶的路程和等待时间计费的。当出租车启动在3公里以内,且在等待累计2分钟内时费用计数器复位为起步价10元;当出租车在行驶状态下超过3公里时,每满1公里时,费用计数器加1元;当出租车停止在等待时间且时间累计超过2分钟时以每分钟1元计费。
LCD显示模块:此模块用于显示里程数,时间,费用。
顶层模块:此模块用于将各个模块通过verilog HDL语言或图形结构连接起来,形成了系统电路。
设计方案
随着社会的不断进步,人们生活水平的不断提高,出租车逐渐成为人们日常生活不可缺少的交通工具。而计价器作为出租车的一个重要组成部分,关系着出租车司机和乘客双方利益,起着重要的作用,因而出租车计价器的发展非常迅猛,本实验着重设计一个出租车计价器的电路系统。
二. 设计目标
功能定义
,启动计费器,整个系统开始工作,里程计数器和时间计数器从零开始,费用计费器从10开始计算
(包括停车等待时间)进行计费,当出租车启动在3公里以内,且在等待累计2分钟内时费用计数器复位为起步价10元;
,每满1公里时,费用计数器加1元;
。
接口描述
序号
信号名称
信号宽度
I/O(输入/输出)
功能说明
1
clk_50M
1
输入
50MHZ时钟信号
2
reset
1
输入
复位信号,低电平有效
3
start
1
输入
启动信号, 当start为高电平时选择以公里计费