文档介绍：(每小题 3 分,共 18 分) 1. Cache 是一种 A. ___ 存储器,是为了解决 CPU 和主存间速度不匹配而采用的一项重要的硬件技术。现发展为 B. ___ 体系; C. ___ 分设体系。 2. 串联堆栈与存储器堆栈的区别是, 前者一般不需要 A. ___ , 操作时堆栈的顶部保持不动,数据则 B. ___ ,而后者采用 C. ___ 的方法。 3. CPU 从 取出一条指令并执行这条指令的时间和称为指令周期,由于各种指令的操作功能不同,各种指令的指令周期是 B. ___ ,但在流水 CPU 中要求做到 C. ___ 。 4. 当代流行的标准总线内部结构包含数据传送总线, A. ___ 总线, B. ___ 总线, C. ___ 线。 5. 每一种外设都是在自己的 A. ___ 控制下进行工作,而 A 则通过 B. ___ 和 C. ___ 相连, 并受 C 控制。 6. SCSI 是 A. ___I/O 接口, IEEE1394 是 接口, 它们是两个最具权威和发展前景的 C. ___ 技术。二. ( 11 分)设有浮点数 x=2 -5× ,y=2 3× (-), 阶码用4位移码表示,尾数(含符号位)用8位补码表示。求[ x×y] 浮。要求用补码完成尾数乘法运算,运算结果尾数仍保留8位(含符号位) ,并用尾数之后的4位值处理舍入操作。三. ( 10 分)余 3 码是 8421 有权码基础上加( 0011 )后所得的编码(无权码) 。余 3 码编码的十进制加法规则如下: 两个十进制一位数的余 3 码相加, 如结果无进位, 则从和数中减去3( 加上 1101 ); 如结果有进位, 则和数中加上 3(加 0011 ), 即得和数的余 3码。请设计余3 码编码的十进制加法器单元电路。四. ( 10 分)有一个 16K× 16 位的存储器,由 1K ×4 位的 DRAM 芯片构成(芯片是 64× 64 结构) 。问: (1) 共需要多少 RAM 芯片? (2) 画出存储体的组成框图。(3) 采用异步刷新方式,如单元刷新间隔不超过2 ms ,则刷新信号周期是多少? 五. ( 10 分)某 16 位机器所使用的指令格式和寻址方式如下所示,该机有两个 20 位基址寄存器, 四个 16 位变址寄存器, 十六个 16 位通用寄存器。指令汇编格式中的 S(源), D( 目标) 都是通用寄存器, M 是主存的一个单元,三种指令的操作码分别是 MOV(OP) =(A)H , STA(OP)=(1B)H, LDA(OP)=(3C)H 。 MOV 是传送指令, STA 为写数指令, LDA 为读数指令。 15 10987430 OP 目标源 MOV S,D 15 10987430 OP 基址源变址位移量 STA S,M 15 10987430 OP 目标 20位地址 LDA S,M 要求( 1 )分析三种指令的指令格式和寻址方式特点(2 )处理机完成哪一种操作所花时间最短?那一种最长?第二种指令的执行时间有时会等于第三种指令的执行时间吗? (3 )下列情况下每