文档介绍：学****Verilog 必走的 3 个阶段
Verilog , 学****br/>本帖最后由 fpgaw 于 2010-5-3 06:16 编辑
学****Verilog 必走的 3 个阶段
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// 入门篇 : （秋干勿燥 ,冬去春来 ）
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01. 建立项目
02. Verilog
. nand/nor/and/or;
. assignment;
. always;
04. 选设 device
05. Settings:
. 加减文件 ;
. 设置 top module 文件 ;
. 设置 classic timing 时序仿真主时钟 fMAX;（ 可以不设 ）
06. 编译 （直接选按钮 ）
07. 仿真 (直接选按钮 )
. 创建 .vwf 波形文件 ,
. 添加 netlist 节点 ,
. 设置激励波形 ;
. 设置仿真波形文件
. 阅读并判断仿真结果的正确性
// 初级篇 : ( 固知其然 , 方得真经 )
setting:
. 选择并使用 functional / timing 仿真 ;
. 选择时序分析方法 : Classic timing / TimeQuest;
. 阅读在线帮助 ,选择其他设置 ;
. 阅读编译报表 , 理解 Tsu, Tpd, Th, Tco
. 设置各种独立时钟
pin assignment
. 各输入输出引脚的 location 分配 ;
. 接入但未用引脚的特别处理 ;
. 多电平的选设 (若有多为 io 的供电 );
阅读并理解项目文件夹下各种扩展名文件的基本功能 ;
3a). *.v, *.qpf, *.pin, *.vwf, *.qof
3b). 浏览 *.qsf, 完全理解各部分的意义 .
3c). 掌握 *.sof 文件的生成方法 , 了解其它各种生成文件的使用场合
仿真
. 生成功能仿真网表 .
. ctrl + 滚轮缩放 或 ctrl+shift+space 缩放 ;
. ctrl + alt + space 全屏切换 ;
. 处理仿真中 inout 端口的时钟冲突 warning.
Verilog:
. 充分理解 reg 与 output 的相关性和区别 .
. 掌握 dff 的直接引用方法 .
. 充分了解可综合语句与不可综合语句的区别及其不同使用场合
. 阅读
. inout 端口的写法 ;
. instantiate 参数带点引用方法 ;
. function, task 的使用 ,其与 module 引用的区别 .
. 优化程序 ,设法消除时序仿真中的毛刺 .
programmer
. Jtag 驱动与设置 ,
. Programmer 内 check 项选择
. 熔丝 / 加密 的使用方法与保护程度 .
// 中级篇 : ( 四海朋彼 ,可游