文档介绍：电子技术综合训练
设计报告
题目：多功能电子钟设计
姓名：蔡冰倩
学号： 10230625
班级：控制工程基地一班
同组成员：吴博
指导教师：杨新华
日期： 2012年1月1号
摘要
通过CPLD/FPGAT编程逻辑器件实现多功能电子钟。
电子钟的主要功能有计时功能、校正功能、整点报时功能及定时闹叫功能。
针对功能要求利用硬件描述语言设计程序，通过Quartus软件进行仿真分析，将程序下载到电路中，观察数码管可知实现其逻辑功能。
利用可编程逻辑器件可简化电路，实现功能的多样性。
关键字：多功能电子钟硬件描述语言可编程逻辑器件
目录
设计任务和要求 4
设计任务 4
设计要求 4
2系统设计 5
系统要求 5
方案设计 6
系统工作原理 6
电子钟功能模块及仿真 7
分频模块及其仿真 7
计时模块及其仿真 9
定时模块及其仿真 11
按键消抖模块及其仿真 14
译码显示模块及其仿真 15
例化模块 18
元件的选择 44
5电路安装、调试与测试 .45
电路安装 .45
电路调试 .46
系统功能及性能测试 .46
测试方法设计 .46
测试结果及分析 .47
结论 .48
参考文献 .48
总结、体会和建议 .49
附录：电路原理图 ..50
元器件清单 .53
1设计任务及要求
设计任务
设计任务是进行设计的基础，根据对设计任务的分析和理解进行设计电路及相应元器件的选择，从而进行电路仿真和调试。所以对设计任务的理解和分析是进行设计的关键。
本设计的设计任务为：利用 CPLD/FPG般计一个多功能电子钟。
数字电子钟是一种用数字显示秒、分、时的计时装置，由于十足集成电路
技术的发展，使数字钟走时准确、多功能化且性能稳定等优点。利用 CPLD/FPGA 设计一个可实现计时、校时、整点报时、定时闹叫多功能的电子钟，需要分两步走。首先，通过 Verilog HDL硬件描述语言进行代码的编写，利用 Quartus进行编译和仿真。其次，根据设计任务和要求选择器件进行电路的焊接。
设计要求
设计要求是完成设计指标的导航，只有很好的分析和了解设计的要求，才可以完成相应的设计。
设计要求：
利用实验室EDA实验箱上的CPLD/FPGA LED显示器、扬声器、拨码开关
等资源，设计一个多功能电子钟，要求具有以下功能：
1、数字形式显示月、日、时、分、秒，在分和秒之间显示“： ”，并按1
次/秒的速度闪烁；
2、日以24小时为一个记时周期；
3、有校正功能，能够在任何时刻对电子钟进行方便的校正；
4、有定时闹叫功能，能够按照任意预先设置的时间闹叫，驱动小型扬声器工作，并要求在闹叫状态能够手动消除闹叫；
5、整点时刻通过扬声器给出提示；
6、采用CPLD/FPGAT编程逻辑器件实现；
针对设计要求可做简单分析：所设计的多功能电子钟需要实现计时、整点报时、
定时闹叫和校正功能。计时需要有相应的计时器实现，整点报时需要相应的报时
电路和小功率扬声器，定时闹叫需要通过编写的 Verilog HDL程序实现定时和
在时间到时驱动小功率扬声器报时，校正电路需要有拨码开关和其他电路实现。对设计要求的理解：
2系统设计
系统要求
通过FPGA/CPL比现多功能电子钟的设计。电子钟要实现计时、校时、定时闹叫等功能。通过对设计要求的每条的详细分析可得出如下结果：
要实现显示月、日、时、分、秒，需要十个 LED数码管；要在分和
秒之间显示“：”，可以利用两个发光二极管，也可以选择含有“：” 的LED数码管；要按1次/秒的速度闪烁，则需要1Hz的输入脉冲控制，所以需要通过晶振产生方波，经过分频产生 1Hz的方波。
要实现24小时为一个计时周期，则需要一个 24进制计时器控制其
计数。
要实现校正功能，则需要一个校正电路(含校正开关)和相应的校
正程序。
要实现定时闹叫功能，则需要一个时钟脉冲来控制，使其在设定的
时刻报时。外接一个小型扬声器，在设定时刻闹叫，并通过开关消除闹叫，同时也需要相应的程序控制。
通过分频电路实现整点报时所需时钟信号，需设计相应的程序段使
其在59分，59秒时报时。
根性要求设计Verilog HDL程序，并在Quartus软件上进行编译和
仿真，从而根据资源的需求选择 CPLD/FPGAT编程逻辑器件。
要实现系统要求，需要 Verilog HDLS序和Quartus软件的支持。下面对其进行简单介绍：
(1)利用Verilog HDL硬件描述语言实现功能程序。Ve