文档介绍：使用 SignalTap II 逻辑分析仪调试 FPGA 例:数字钟调试作者:陈拓 ******@. 2008 年6月 27日最后修改日期: 2008 年7月 22日摘要: 本文介绍了可编程逻辑器件开发工具 Quartus II中 SingalTap II 嵌入式逻辑分析器的使用,并给出一个具体的设计实例,详细介绍使用 SignalTap II对 FPGA 调试的具体方法和步骤。关键字: SignalTap ,硬件调试。 FPGA 1概述随着 FPGA 容量的增大, FPGA 的设计日益复杂,设计调试成为一个很繁重的任务。为了使得设计尽快投入市场, 设计人员需要一种简易有效的测试工具, 以尽可能的缩短测试时间。传统的逻辑分析仪在测试复杂的 FPGA 设计时, 将会面临以下几点问题:1) 缺少空余 I/O 引脚。设计中器件的选择依据设计规模而定,通常所选器件的 I/O 引脚数目和设计的需求是恰好匹配的。 2) I/O 引脚难以引出。设计者为减小电路板的面积,大都采用细间距工艺技术, 在不改变 PCB 板布线的情况下引出 I/O 引脚非常困难。3) 外接逻辑分析仪有改变 FPGA 设计中信号原来状态的可能,因此难以保证信号的正确性。 4 )传统的逻辑分析仪价格昂贵,将会加重设计方的经济负担。伴随着 EDA 工具的快速发展,一种新的调试工具 Quartus II 中的 SignalTap II 满足了 FPGA 开发中硬件调试的要求,它具有无干扰、便于升级、使用简单、价格低廉等特点。本文将介绍 SignalTap II 逻辑分析仪的主要特点和使用流程,并以一个实例介绍该分析仪具体的操作方法和步骤。 2 SignalTap II的特点及使用 SignalTap 是内嵌逻辑分析仪,是把一段执行逻辑分析功能的代码和客户的设计组合在一起编译、布局布线的。在调试时, SignalTap 通过状态采样将客户设定的节点信息存储于 FPGA 内嵌的 Memory Block 中,再通过下载电缆传回计算机。 SignalTap II 嵌入逻辑分析仪集成到 Quartus II 设计软件中, 能够捕获和显示可编程单芯片系统( SOPC )设计中实时信号的状态,这样开发者就可以在整个设计过程中以系统级的速度观察硬件和软件的交互作用。它支持多达 1024 个通道,采样深度高达 128Kb ,每个分析仪均有 10 级触发输入/ 输出, 从而增加了采样的精度。 SignalTap II 为设计者提供了业界领先的 SOPC 设计的实时可视性,能够大大减少验证过程中所花费的时间。目前 SignalTap II 逻辑分析仪支持的器件系列包括: APEXT II, APEX20KE, APEX20KC, APEX20K, Cyclone, Excalibur, Mercury, Stratix GX, Stratix 。 SignalTap II 将逻辑分析模块嵌入到 FPGA 中,如图所示。逻辑分析模块对待测节点的数据进行捕获, 数据通过 JTAG 接口从 FPGA 传送到 Quartus II 软件中显示。使用 SignalTap II 无需额外的逻辑分析设备, 只需将一根 JTA G 接口的下载电缆连接到要调试的 FPG A 器件。 SignalTap II对 FPG A 的引脚和内部的连线信号进行捕获后, 将数据存储在一定的 RA M 块中。因此,需要用于捕获的采样时钟信号和保存被测信号的一定点数的 RAM 块。使用 SignalTap II 的一般流程是: 设计人员在完成设计并编译工程后, 建立 SignalTap II (.stp) 文件并加入工程、配置 STP 文件、编译并下载设计到 FPGA 、在 Quartus II 软件中显示被测信号的波形、在测试完毕后将该逻辑分析仪从项目中删除。以下描述设置 SignalTap II 文件的基本流程: 1 .设置采样时钟。采样时钟决定了显示信号波形的分辨率,它的频率要大于被测信号的最高频率,否则无法正确反映被测信号波形的变化。 SignalTap II 在时钟上升沿将被测信号存储到缓存。 2 .设置被测信号。可以使用 Node Finder 中的 SignalTap II 滤波器查找所有预综合和布局布线后的 SignalTap II 节点,添加要观察的信号。逻辑分析器不可测试的信号包括:逻辑单元的进位信号、 PLL 的时钟输出、 JTAG 引脚信号、 LVDS (低压差分)信号。 3 .配置采样深度、确定 RAM 的大小。 SignalTap II 所能显示的被测信号波形的时间长度为 Tx ,计算公式如下: Tx=N × Ts N 为缓存中存储的采样点数, Ts 为采样时钟的周期。 4 .设置 bu