3-8译码器的设计实验报告.doc

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EDA实验报告书
姓名 XXX 学号 XXXXXXX 实验时间
课 题 名 称
3-8译码器的设计
实
验
1、通过一个简单的3 — 8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、初步掌握VHDL语言的常用语句。
目
3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。
的
设计一个3~8译码器使其满足如下真值表:
3-8译码器真值表
选通输入
二进制 输入
译码输出
SO
S1
S2
A
B
C
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
X
1
X
X
X
X
1
1
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X
X
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设
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X
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、下载。
。
设
计
思
路
设
计 原 理 图 及 源 程 序
1、 根据74138的功能，当SO=1, S1=O, S2=0时译码器处于工作状态。否则 译码器被禁止，所有输出端被封锁在高电平。由真值表画出卡诺图，再写出对 应表达式，再画出电路。
2、 使用VHDL语言时，应注意头文件以及各种输入的格式，使用IF语句， CASE语句设计电路，最后再用END语句结束程序。
LIBRARY IEEE;
USE LOGIC ;
USE LOGIC ;
ENTITY SA IS
PORT(
DIN STD_LOGIC_VECTOR(2 DOWNTO 0); SO,S1,S2:IN ;
Y:OUT