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vhdl代码(包括数码管1Hz0-9变化、计数器、分频器、数码管显示、代码网址).docx

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vhdl代码(包括数码管1Hz0-9变化、计数器、分频器、数码管显示、代码网址).docx

上传人:1651012**** 2021/7/20 文件大小:108 KB

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文档介绍

文档介绍:1Hz变化由0-9循环往复
可实现功能:数码管显示,最右侧的一位数码管以 分频+计数+显示整合之后 (请注意改名后使用)100%成功: library ieee;
use 」o ;
USE ; en tity zhe ngti28 is port(clk:in std_logic;
zhe ngti28:out std_logic; cp,clear:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)
);
en d; architecture one of zhe ngti28 is
sig nal cn t:std_logic_vector(2 dow nto 0);
sig nal clk_temp:std_logic;
SIGNAL temp:STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL tmp: INTEGER RANGE 0 TO 49999999; SIGNAL clk_out: STD_LOGIC;
con sta nt m:i nteger:=5;
begin process(clk) begin if clk'eve nt and clk='1' the n if cn t=m the n clk_temp<=not clk_temp; cnt<="000";
else
cn t<=c nt+1; end if;
end if;
end process;
zhe ngti28<=clk_temp;
P1:PROCESS(cp)
BEGIN
IF cp'eve nt AND cp='1' THEN IF tmp=49999999 THEN
tmp<=0;
ELSE tmp<=tmp+1;
END IF;
IF tmp<=24999999 THEN
clk_out<='0:
ELSE
clk_out<='1';
END IF;
END IF;
END PROCESS P1;
P2:PROCESS(clear,clk_out)
BEGIN
IF clear='1' THEN temp<="0000";
ELSIF (clk_out'eve nt and clk_out='1') THEN
IF temp="1001"THEN temp<="0000";
ELSE
temp<=temp+1;
END IF;
END IF;
END PROCESS P2;
q<=temp;
PROCESS(temp)
BEGIN
CASE temp IS
WHEN "0000"=>LED7S<="0111111";--X"3F"->0
WHEN "0001"=>LED7S<="0000110";--X"06"->1
WHEN "0010"=>LED7S<="1011011