文档介绍：PFGA期末考试试卷c卷
三1. 为什么IEEE修订了新的数据类型STDJOGIC?
2 分别指出如下的VHDL描述是否可综合？说明理
由。
architecture beh2 of mux2 is
begin
with sel_0 select q<= a after 10ns when '0’ ;
b after 10ns when others;
end beh2;
process(a , b)
begin
cl<= not a;
c2<=a and b; end process;
process begin wait on a ; C<= not a;
end process;
process (elk) begin if (clk' event and clk= '1' ) then
q<= d; else q<= a; end if end process;
.传统设计方法和EDA设计方法的主要的不同点?
.现代数字系统常用设计方法有哪些?
. VHDL语言可以把任意复杂的电路系统视作一个模块,一个
模块可主要分为哪三个组成部分？
. VHDL语言有哪些主要的描述方式是什么?
.PLD器件按照编程方式不同，可以分为哪几类?
.PLD器件的编程模式可以分为哪两大类。两大类的特点是 什么？
.请问基于乘积项结构的CPLD和基于查找表结构的FPGA在 性能上有的主要不同点？
.为什么在FPGA构成的数字系统中要配备一个PROM或 E2PR0M?
. FLEX1OK系列的FPGA结构由哪几部分组成？每部分实现 什么功能？
.使用VHDL语言设计数字系统有什么优点？
.说明VHDL语言中Signal与Variable的区别？
六L设计一个“01111110”序列检测器，采用VHDL语言编 写。
-2编码器（10分） 3,设计一异步复位、模60计数器（10分） “01111110”序列发生器的VHDL语言程序。
.采用VHDL语言描述该电路
co untO count countZ count3
.编写16选1数据选择器的VHDL源程序。设电路的16位数 据输入为A[15・・0],使能控制端为ENA,高电平有效，数 据选择输出为Y。
.编写8位二进制数据比较器的VHDL源程序。设电路的两
个8位二进制输入为A17..0]和B[7..0],当
A[7.. 0]>B[7.. 0]是时输出 GT=1,当 A[7.. 0]<B[7.. 0]是时 输出LT=1,当A[7・・0]=B[7.. 0]是时输出EQ=lo 。
，根据该功能表采用 VHDL语言编写双向数据缓冲器（a位宽8）。
En
Dr
功能
0
0
a=b
0
1
b二a
1
X
三态
ul u2
.编写程序（10分）
试编写上升沿触发的D触发器的VHDL语言程序。
.编写程序（10分）
试编写下降沿触发的D触发器的VHDL语言程序。
问答题答案:
.在VHDL的标准数据类型“BIT”，它是一个逻辑的数据类 型。这个类型取值只能是“0”和“1”，由于该类型数据不 存在不定状态‘X"故不便于仿真。另外，由于它不存在 高阻状态，因此也很难用它来描述双向数据总线。
. (1)不可以综合，因为after 10ns这个语句只能用于
仿真，不能进行综合(2) 可以综合。
.不可以综合，wait on语句不能综合。
. 不可以综合，if (clk' event and clk= '1' ) then 描述不能有else项
.传统设计方法和EDA设计方法的主要的不同点？
传统设计方法 自底向上
下
手动设计
计
原理图方式设计 多种设计方式
系统功能固定
易变
不易仿真
设计周期长
EDA设计方法
自顶向
自动设
原理图,VHDL语言等
系统功能
易仿真
设计周期
短
.原理图、HDL语言、波形图、状态机、功能模块输入法、
IP芯核
5.
程序包、
实体、结构体
、结构描述
7,可以分为一次性编程，浮栅编程和无限次编程（SRAM编
程）器件。
.PLD器件的编程模式可以分为两大类主模式和从模式。主 模式是由起主导作用的PLD器件引导编程操作过程。而从模 式由计算机、微处理器或其它主导可编程逻辑器件控制编程 的过程。
.乘积项结构的CPLD是浮栅编程，非易失性器件，采用连
续布线，布线延时可以精确预测，工作速度较慢，功耗较高。
基于查找表结构