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实用文案
跨时钟域信号同步方法 6种
ASIC中心
1引言
基于FPGA勺数字系统设计中大都推荐采用同步时序的设计，也就是单时 钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少， 特别是设计模块 与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚 稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当， 将导致系统无法运行。 本文总结出了几种同步策略来解决跨时钟域问题。
2异步设计中的亚稳态
触发器是FPGAS计中最常用的基本器件。触发器工作过程中存在数据的 建立(setup)和保持(hold)时间。对于使用上升沿触发的触发器来说，建立时间 就是在时钟上升沿到来之前，触发器数据端数据保持稳定的最小时间。 而保持
时间是时钟上升沿到来之后，触发器数据端数据还应该继续保持稳定的最小时 间。我们把这段时间成为setup-hold时间(如图1所示)。在这个时间参数内， 输入信号在时钟的上升沿是不允许发生变化的。 如果输入信号在这段时间内发生
了变化，输出结果将是不可知的，即亚稳态 (Metastability)
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图1
一个信号在过渡到另一个时钟域时，如果仅仅用一个触发器将其锁存, 那么采样的结果将可能是亚稳态。这也就是信号在跨时钟域时应该注意的问题' 如图2所示。
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阁2触发器产生亚稳态
信号dat经过一个锁存器的输出数据为 a_dat。用时钟b_clk进行采样 的时候，如果a_dat正好在b_clk的setup-hold 时间内发生变化，此时 b_ dat 就既不是逻辑"/,也不是逻辑"0"，而是处于中间状态。经过一段时间之后,%可能回升到高电平，也有可能降低到低电平。输出信号处于中间状态到恢复为逻 辑"1"或逻辑"0"的这段时间，我们称之为亚稳态时间。
触发器进入亚稳态的时间可以用参数 MTBF(MeanTime Between
Failures)来描述，MTBF即触发器采样失败的时间间隔，表示为：
[MTBF]=
exp{ Ci x
C2 X/rW X/血
其中fclock表示系统时钟频率，fdata代表异步输入信号的频率，tmet代表不 会引起故障的最长亚稳态时间，C1和C2分别为与器件特性相关的常数。如果MTBF 很大，就认为这个设计在实际工作中是能够正常运行的， 不会因为亚稳态导致整
个系统的失效。当触发器处于亚稳态，且处于亚稳态的时间超过了一个时钟周期， 这种不确定的状态还会影响到下一级的触发器， 最终导致连锁反应，从而使整个
系统功能失常。
3同步策略
在异步设计中，完全避免亚稳态是不可能的。因此，设计的基本思路应 该是：首先尽可能减少出现亚稳态的可能性， 其次是尽可能减少出