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file://D: \跨越鸿沟：同步世界中的异步信号\跨越鸿沟：同步世界中的异步 2005-5-13
跨越鸿沟：同步世界中的异步信号
作者：Mike Stein , Paradigm Works
开栏的话
从本期起，《EDN CHINA电子设计技术》将正式推岀 技术论坛”这个新栏目。通过这个栏目，我们将向广大读者定期 推介来自业界领先的技术供应商的充满了设计灵思的、最前沿的、高质量的技术文章；同时也会采用一系列创新的形式促 进设计工程师与技术供应商的沟通与互动。这样以来，当每个月读者拿到EDN CHINA杂志时，就好象是足不岀户参加了一 个技术研讨会，享受了一顿丰盛的信息 大餐”
虽说是新”栏目，但实际上作为它前身的 技术交流”一—原先技术纵横”中的子栏目一一已经与读者相伴很多年了，这 种对新技术的传播方式也已经得到了读者和技术供应商双方的认同。技术交流" 率排名总是名列前茅就是一个很好的例证。现在我们将 技术交流”升格为一个独立的技术论坛”栏目，其最主要的用意就是 给这个栏目一个更广阔、更自由的发展空间。
而对于技术交流”栏目所开创的刊网互动”的形式，我们仍将沿用。同时我们也将充分利用网络平台为读者提供更富于 想象力的交互式的信息服务，比如读者可以将基于某篇文章的启发所迸发岀的灵感火花发布到 ，经 过我们的编辑整理则可以刊登在杂志上与更多的业内同仁分享。
新的栏目是一种新的尝试，当然其发展也需要读者热心的支持。而实际上你会发现，你的参与意识越强， 技术论坛”所
给予你的越丰富一一这也正是我们的编辑理想所在。
只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的 数据移动，例如磁盘控制器、 CDROM/DVD控制器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另
一个时钟域时，岀现在新时钟域的信号是异步信号。
在现代IC、ASIC以及FPGA设计中，许多软件程序可以帮助工程师建立几百万门的电路，但这些程序都无法解决信 号同步问题。设计者需要了解可靠的设计技巧，以减少电路在跨时钟域通信时的故障风险。
基础
从事多时钟设计的第一步是要理解信号稳定性问题。当一个信号跨越某个时钟域时，对新时钟域的电路来说它就是一 个异步信号。接收该信号的电路需要对其进行同步。同步可以防止第一级存储单元(触发器)的亚稳态在新的时钟域里传 播蔓延。
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元 的输岀电平，也无法预测何时输岀才能稳定在某个正确的电平上。在这个稳定期间，触发器输岀一些中间级电平，或者可 能处于振荡状态，并且这种无用的输岀电平可以沿信号通道上的各个触发器级联式传播下去。
对任何一种触发器，在时钟触发沿前后的一个小时间窗口内，输入信号必须稳定。这一时间窗口是多种因素的函数， 包括触发器设计、实现技术、运行环境以及无缓冲输岀上的负载等。输入信号陡峭的边沿可以将此窗口减至最小。随着时 钟频率的升高，会岀现更多有问题的时间窗口，而随着数据频率的提升，这种窗口的命中概率则会增加。
FPGA制