文档介绍：实验二（1） 三态门电路设计
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一、实验目的
熟悉QuartusII仿真软件的基本操作，并用VHDL/Verilog语言设计一个三态门。
二、实验内容
1、熟悉QuartusII软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）
2、用VHDL语言设计一个三态门，最终在FPGA芯片上编程指令译码器，并验证逻辑实现。
三、实验方法
实验方法：
采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。
实验步骤：
新建，编写源代码。
(1).选择保存项和芯片类型：【File】-【new project wizard】-【next】（设置文件路径+设置project name为stm）-【next】（—在【add】）-【properties】（type=AHDL）-【next】（family=FLEX10K；name=EPF10K10TI144-4）-【next】-【finish】
(2).新建：【file】-【new】（第二个AHDL File）-【OK】
2、写好源代码，保存文件（）。
3、编译与调试。确定源代码文件为当前工程文件，点击【processing】-【start compilation】进行文件编译。编译结果有一个警告，文件编译成功。
4、波形仿真及验证。新建一个vector waveform file。按照程序所述插入EN,A以及dataout)四个节点（EN,A为输入节点，dataout为输出节点）。(操作为：右击 -【insert】-【insert node or bus】-【node finder】（pins=all；【list】）-【>>】-【ok】-【ok】)。任意设置EN,A的输入波形…点击保存按钮保存。然后【start simulation】，出name dataout的输出图。
5、时序仿真。暂时不知道什么是时序仿真
6、FPGA芯片编程及验证
选择pins，连接计算机到实验箱，操作。
四、实验过程
编译过程
a）源代码如图（VHDL设计）
b)编译、调试过程
确定源代码文件为当前工程文件，点击【processing】-【start compilation】进行文件编译。编译结果有四个警告，文件编译成功。
c)结果分析及结论
结果正确，
波形仿真
a)波形仿真过程（详见实验步骤）
b)波形仿真波形图
c)结果分析及结论
0-10ns：EN=0 A=0 dataout=z
10-20ns: EN=0 A=1 dataout=z
20-30ns: EN=1 A=1 dataout=1
30-40ns: EN=1 A=0 dataout=0
通过波形图可以得出实验结果正确
时序仿真
时序仿真过程
做好上述步骤后，编译【classic timing analysis】-在compilation report中选择【timing analysis】-【tpd】（引脚到引脚的延时）
b)时序仿真