文档介绍：应用于锁相环脉宽调整电路设计.
应用于锁相环脉宽调整电路设计.
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应用于锁相环脉宽调整电路设计.
应用于锁相环的脉宽调整电路的设计序言
在锁相环PLL、DLL和时钟数据恢复电路CDR等电路的应用中，人们广泛要求输出时钟信号有50%的占空比，以便在时钟上涨及降落沿都能够采样数据，最大限度地提升数据传输的速度。为了达到这一需求，我们常常需要在时钟的输出加入脉宽调整电路来获得一个占空比尽可能达到50%的时钟信号。最近几年来出生了很多种类的脉宽调整电路。这些电路大概能够分为以下三类：第一类最为简单，即采纳2分频器产生占空比为50％的时钟，2分频器其实不是专为调整占空比而采纳的，但确实达到了这一需求；第二类经过负反应体制，采用数字或模拟控制，调整信号占空比，这种电路最主要考虑的是系统稳固性；最后一种是采纳复杂数字算法的占空比调整电路，其实现相对照较复杂。所以本文主要剖析设计前两种种类的脉宽调整电路。
分频器作为脉宽调整电路
绝大部分PLL中使用2分频prescaler电路办理VCO输出的高频信号，既实现了反应路径上的预分频要求，降低了后续反应分频电路的工作频次和功耗；又实现了对输出信号脉宽的调整，基本知足了50％占空比的要求。但其最大的缺点在于减少了压控振荡器VCO一半的输出信号范围，关于高频信号的50%占空比需求，这一弊端表现得比较显然。往常我们采纳静态D触发器实现2分频，为了实此刻高频工作时降低功耗，此刻愈来愈多采纳动向逻辑电路实现2分频。图1是一种传统的九管实现的动向分频器。当时钟￠为低电平常，第一级时钟开关导通，采样输入信号，这时第二级输出的高电平保证了该电路的即时输出是前一次采样保持获得的信号，该信号电荷储藏于输出节点的寄生电容。因为现代CMOS工艺已经进入深亚微米阶段，晶体管的漏电流现象更加显然，所以，该电路正常工作的频次不可以太低。当￠变成高电平后，第一级方才所采样的信号正确抵达第三级的输入端，￠的高电平使得这一级成为一般反相器，实现了触发器的功能。因为采纳了动向体制，利用寄生电容采样保持信号，减少了直流通路，降低了功耗，与静态逻辑实现方法对比，所用晶体管数目大大减少。该电路设计中，主要考虑时钟MOS开关的导通电阻和开关速度的折中以及信号上涨降落时间的大概匹配。为提升该电路的速度，能够依据图2所示改良，与图1电路对比，时钟MOS开关更凑近电地，所以速度更快。对图2电路仿真结果表示，该电路最高工作频次能够达到12GHz。
图1传统的动向触发器图2改良的动向触发器负反应脉宽调整电路同锁相环电路利用负反应体制锁定相位的原理近似，我们相同能够利用负反应体制建立简单系统来调整信号占空比。该系统主要有以下几个模块构成：压控脉宽调整器、脉宽电压变换器和电压比较器等。系统模块图如图3所示。
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图
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负反应脉宽调整电路模块
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应用于锁相环脉宽调整电路设计.
压控脉宽调整器可由压控延时线VCDL和鉴相器PD构成。简单的VCDL能够由一串反相器构成，其输出信号是输入信号的延时，延时大小由控制电压VC决定；鉴相器PD可由静态RS触发器构成。两个同频存