文档介绍：低功耗 CMOS 电路设计低功耗 CMOS 电路设计——逻辑设计与 CAD 工具主编: Christian Piguet SoC 要求在高层次开始低功耗优化, 在系统级依赖于应用需求, 调整维度包括模块划分、执行步骤、复杂度、数据传递、位置、缓存、分布/ 集中式存储等……微电子发展瓶颈工艺尺寸缩小走向末端; 碳纳米、量子点、单电子器件、分子开关、自旋晶体管起步困难; 晶体管性能与功耗难两全, 妥协做法——分类: 高性能、低工作功耗、低静态功耗; 微电子进入纳电子阶段光互连技术( 1-1 、 1-n 广播、 n-n 多波长互连) 光接收、光传输、与 CMOS 工艺兼容波导损耗(源- 波导耦合损耗、矩形/ 直线损耗、弯曲损耗、Y耦合损耗、波导- 接收耦合损耗) 平坦频率响应(衰减不受频率影响) 、抗串扰、无中继器深亚微米设计模型电流模型最大开关电流、输入范围块/慢性能度量:转换时间、工艺、电压、温度敏感、延时、短路功耗标准单元库逻辑电路和标准单元低功耗标准单元库:门控时钟,基于分支减少寄生逻辑面向特定应用的低功耗标准单元库:自定时设计的 muller 结构、密码应用的功耗隐藏、 SEU 容错设计(时序冗余) 低功耗高速动态逻辑单相时钟( TSPC )锁存器和触发器,差分时钟锁存器和触发器高通量 CMOS 技术: TSPC 流水线、 TSPC 双流水、时钟与数据预充电( CDPD ) 快速 CMOS 功能电路:除法器、纹波计数器、同步计数器、非二进制分频/ 预分频、加法器/ 累加器、位串比较器/ 分类器低功耗运算器加法器、乘法器/ 平方、除法/ 平方根、浮点、指数降低动态功耗电路结构并行化(利用低电压优势) 、存储单元并行化(异步交叉读写) 、移位寄存器并行化(降低移位频率) 、串并转换、 LFSR 多电平、低摆幅预计算、门控时钟路径平衡、电路分解、逻辑网络规划低功耗设计硬件描述语言可编程金属延迟单元、时钟门控毛刺控制:流水线、延迟平衡、功能重排门控时钟挑战: 时序问题( 影响时钟树)、可测性问题( 多时钟域)、 CAD 问题(保持状态检测以实现统一控制、多余时钟检测) FSM 时钟门控、 FSM 状态编码、 FSM 分块数据通路逻辑预先设计、状态值保护、控制信号选通总线编码技术: 低摆幅、电荷循环、流水化、多路复用、翻转编码 GHz 系统时钟设计时钟分配连续系统时钟问题、时钟信号存储元件异步系统/ 全局异步- 局部同步系统减少漏电流亚阈值漏电流(源-漏) 、栅极漏电流(衬底- 栅电子隧穿)、 PN结漏电流(源- 衬底、栅- 衬底) 时序设计(非关键路径延迟空隙) :双阈值、多电源电压运行闲置漏电流减小:晶体管堆栈(自反偏压) 、休眠晶体管、变阈值 CMOS 运行漏电流减小: DVS 、 DVtS (电荷泵升压) 高速缓存的漏电流减小:源极偏置(闲置正偏) 、衬底偏置(闲置反偏)、动态 Vdd ( 闲置低 Vdd )、可变位线( 闲置降压)、负电压字线(闲置反向小于 0) SoC 互连功耗分布:互连线、驱动器、中继器、预充总线降低互连线摆幅、减小互连活动性(编码、上下文、总线划分) 建模级规划减少长互连和活动性绝热总线与时钟供电近似电流源实现绝热充电电路,降低容性负载充放电的能耗绝热逻辑:回收所有节点能量、回收大电容节点; 双轨制使得器件数倍增,回避静态输