文档介绍：数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-Verilog时序逻辑设计
电子科技大学
实 验 报 告
学生姓名：任彦璟 学 号： 20 指导教师：吉家成 米源 王华
一、实验项目名称： Verilog 时序逻辑设计
二、实验目的：
掌握边沿 D触发器 74x74、同步计数器 74x163、4 位通用移位寄存器 74x194，
的工作原理。
设计移位寄存器 74x194 设计 3 位最大序列长度线性反馈移位寄存器 （LFSR：
Linear Feedback Shift Register ）计数器。
设计同步计数器 74x163 。
三、实验内容：
1．设计边沿 D触发器 74x74。
2．设计通用移位寄存器 74x194。
3．采用 1 片 74x194 和其它小规模逻辑门设计 3 位 LFSR计数器。
4．设计 4 位同步计数器 74x163。
四、实验原理：
74x74 逻辑电路图
数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-Verilog时序逻辑设计
CLK_D
CLR_L_D
w1
w2
w5
w3
w4
w6
w7
w10
w8
w9
w11
w12
w15
w13
S1_L
w14
S1_H
S0_L
w16
S0_H
w17
w20
w18
w19
74x194 逻辑电路图
数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-Verilog时序逻辑设计
3 位 LFSR逻辑电路图
数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-Verilog时序逻辑设计
74x163 逻辑电路图
上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》
（第 4 版）第 525 页的表 8-20 中的行为描述
五、实验器材（设备、元器件） ：
PC机、WindowsXP、Anvyl 或 Nexys3 开发板、Xilinx ISE 开发工具、Digilent Adept 下载工具。
六、实验步骤：
实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。
数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-Verilog时序逻辑设计
module vr74x74(CLK, D, PR_L, CLR_L, Q, QN);
input CLK, D, PR_L, CLR_L ;
output Q, QN ;
wire w1, w2, w3, w4 ;
nand (w1, PR_L, w2, w4);
nand (w2, CLR_L, w1, CLK) ;
nand (w3, w2, CLK, w4) ;
nand (w4, CLR_L, w3, D) ;
nand (Q, PR_L, w2, QN);
nand (QN, Q, w3, CLR_L);
endmodule
七、关键源代
码及波形图：
1． D 触发器
的 Verilog 代码源码如下
数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-Verilog时序逻辑设计
数字逻辑实验报告-V