文档介绍：基于EDA四位智能竞赛抢答器
基于EDA四位智能竞赛抢答器
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基于EDA四位智能竞赛抢答器
四位智能竞赛抢答器
第一章 系统设计
第一节 课题目标
《硬件描述语言》是一门技术性、应用性很强的学科，实验课教学是它的一个极为重要的环节。 不论理论学****还是实际应用， 都离不开实验课教学。如果不在切实认真地抓好学生的实践技能的锻炼上下
功夫，单凭课堂理论课学****势必出现理论与实践脱节的局面。 《HDL项目设计》的目的就是让我们在理论学****的基础上， 通过完成一个涉及时序逻辑、组合逻辑、声光输出的，具有实用性、趣味性的小系统
设计，使我们不但能够将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础。
通过这次设计实验，首先，使我们更加深入的巩固了书本上的
知识，在掌握理论基本知识的基础上， 学会了对常用软件的使用。 其
次，通过这次设计实验，使我们了解并熟悉了程序的设计方法和步骤，
而且在与同学讨论的同时也提高了团结合作的能力。 然后，学会用仿
真实验来验证方案的正确性， 培养我们综合运用知识和独立开展实验
创新的能力。 最后，规范化训练我们撰写技术研究报告， 提高书面表
达能力。
第二节 设计要求
本设计是一个功能较为简单的四路抢答器，基本要求有以下几点：
（1）实现一四人抢答器，有人抢答成功后，其他人再抢答无效；
（2）主持人通过按键清除抢答信息，并开始 30 秒的答题倒计时，当倒计时结束时， 通过蜂鸣器响来提示回答问题时间到， 此时可以开始新一轮的抢答。
第三节 设计方案
设计是以 Verilog HDL语言为基础设计的电子抢答器，在设计过程中先将系统模块化，然后逐步实现，根据设计功能要求，该设计主要包括按键抢答输入，数码管显示，报警电路及 FPGA系统。抢答器结构原理图如图 1：
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K1
K2 锁 存 电 二进制转换
路
K3
K4
按键 1
按键 2
数 码 管
数码管片
倒计时模块 译 码 电
选信号
路
数码管
蜂鸣器
同步信号 显示模块
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图 1 抢答器结构原理图
第二章 系统分析与实现
第一节 系统分析
该系统可实现要求中的最基本功能， 除此之外还可以实现抢答时
间限制的功能，其中，抢答成功者组号由静态显示的方法使用，使四
个数码管同时显示其组号，同时，该抢答者对应的 led 灯亮。若还有
其他抢答者在其后按下按键，抢答无效，只取第一个抢答者信息。
第二节 程序及程序功能介绍
一、端口定义部分
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module
main(reset,clock,din1,din2,din3,din4,judge,beep,wei,duan,beep,wei1,dua
n1);
inp