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Quaｒtｕs II软件的使用方法
1、创建工程
运行quａrtｕｓ ＩI软件，如下图:
建立工程， Ｐrｏjecｔ Wizaｄ，既弹出“工程设置”对话框,如下图:
单击此对话框最上一栏右侧的“．．．”按钮,在d盘中建一个工程文件夹,取名为test。单击“打开”按钮,在第二行和第三行中填写为“haｌf＿adｄeｒ”。按Neｘt按钮，出现添加工程文件的对话框，如下图:
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这里我们先不管它，直接按ｎexｔ进行下一步,选择FＰＧA器件的型号,如下图:
在Faｍilｙ下拉框中,我们选择Ｃycｌone Ｖ系列ＦＰＧA，选择此系列的具体芯片５CＳEＭＡ５Ｆ31Ｃ６
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。
执行ｎext出现选择其它EDＡ工具seｔtinｇ对话框 如下图,选择ＭｏｄelSｉm＿Aｌtera为默认的Simuｌatｉｏn 工具，语言为Veｒiｌog ＨＤL.
执行nｅｘt出现选择其它EDA工具对话框，我们用Quartus IＩ的集成环境进行开发,因此这里不作任何改动,按ｎext进入工程的信息总概对话框,按Ｆinish按钮即建立一个项目。
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２、建立顶层文件。
（１)执行,弹出新建文件对话框,如下图:
选择“Veｒiｌｏｇ HDＬ Fｉle”按OＫ即建立一个空的ｖｅrｉlog 文件，按下图写入ｈaｌf_adｄeｒ代码,我们把它另存为（ as)，接受默认的文件名，以使该文件添加到工程中去。如下图：
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(2)设置。在建立工程时我们选定了芯片型号,也可以在这一步设定,在菜单AssiｇnｍeｎtsDｅvicｅ,弹出对话框,如下图：
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（3)编译。按主工具栏上的编译按钮即开始编译,Ｍessage窗口会显示一些编译信息，最后编译成功弹出提示,如下图:
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仿真
对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。具体步骤如下：
1功能仿真
选择菜单ｐrｏcessing －-＞sｔaｒt --> sｔarｔ tｅst bench ｔemplａｔｅ wrｉｔer
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tesｔbeｎｃh 文件创建完成 打开testｂｅnch文件
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编写testｂｅｎch文件 见红色方框,编辑完后,保存。
注释掉
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选择菜单Ｔoｏls中的Ruｎ Siｍuｌatｉｏn Tool,再选择 RTL Simuｌation，如下图所示:
菜单栏编译按钮,进行编译
选中文件,点击Cｏｍpiｌｅ，然后点击Ｄonｅ。