文档介绍：. .
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数字逻辑实验报告
：任凯
学号：139074018
班级：计131
实验一 3-8 译码器设计〔原理图设计输入〕〔本实验将详细介绍 Altera 公司 MAX+PlusⅡ软件的根本应用〕
一、实验目的
1. 通过一个简单的 3-8 译码器的设计，让学生掌握用原理图描述组合逻辑电路的设计方法。
2. 掌握组合逻辑电路的软件仿真方法。
3. 初步了解可编程器件设计的全过程。
二、实验步骤1. 设计输入
启动 MAX+PlusⅡ软件包，选择 File/New 菜单，弹出设计输入选择窗口，如以下图 所示:
选择 Graphic Editor File，单击" OK〞按钮，翻开原理图编辑器，进入原理图设计输入电路编辑状态。如以下图 所示:
设计的输入1 〕放置一个器件在原理图上
a. 在原理图的空白处双击鼠标左键〔或者单击右键选择 Symbol/Enter Symbol 快捷菜单〕，弹出图 所示对话框。
b. 在 Symbol Name 框中输入元件名称或用鼠标在元件库中选取所需元件，按下" OK〞按钮即可。
c. 对于一样的元件，只要按住 Ctrl 键的同时拖动鼠标即可进展复制；也可采用复制/粘贴的方法进展复制。
d. 一个完整的电路应包括：输入端口 INPUT、电路元器件的集合、输出端口 OUTPUT。e. 3-8 译码器元件的安放结果。
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图
2〕在器件的管脚上添加连线把鼠标移到元件引脚附近，鼠标指针由箭头变为十字，按住鼠标左键拖动即可画出连线。图 为 3-8 译码器原理图。
3〕标记输入/输出端口属性双击输入/输出端口的"PIN_NAME〞，变成黑色时输入标记符并回车确认。本译码器将三个输入端标记为 A、B、C，输出端标记为 D0~D7。标记输入/输出端口后的 3-8 译码器原理图如图 所示。
4〕保存原理图对于新建文件，单击保存按钮会出现"Save As〔另存为〕〞对话框，此时可选择〔或输入〕保存路径和文件名称。原理图的文件扩展名为"*.gdf〞。5〕设置为当前文件点击 File/Project/Set Project to Current File 可将当前编辑的文件设置为当前文件。当翻开了几个工程文件时，这个步骤非常重要，否那么将会出错。* 初学者一定要注意这一步骤。至此，已经完成了一个电路的原理图设计输入的整个过程。
2. 选择芯片型号点击 Assign/Device 菜单项选择择当前工程文件欲设计实现的实际芯片来进展编译适配。本例选择 EPLD EPF10K10LC84-4 来实现，如图 所示。
如果不选择适配芯片，开发软件将自动把所有适合本电路的芯片一一进展编译适配，将会消耗大量时间。
编译适配点击 MAX+PlusⅡ/Compiler 菜单，按下弹出窗口〔图 〕中的 Start按钮开场进展编译，生成下载文件。如果编译前选择的芯片是 CPLD，那么生成的下载文件为"*.pof〞文件〔编程目标文件〕；如果选择的芯片是 FPGA，那么生成"*.sof〞文件〔SRAM 配置目标文件〕。这个文件用于硬件下载编程时调用。同时还生成一个"*.rpt〞报告文件，用于详细查看编译结果。如果编译时出现错误，那么要修改设计后重新编译。
如果设计的电路顺利地通过了编译，当电路不复杂的情况下，就可以对芯片进展编程下载，直到实现所设计的硬件电路，至此，已经完成了一个EDA 的设计与实现的全过程。如果电路足够复杂，就要进展仿真。
3. 电路仿真与时序分析MAX+PlusⅡ支持电路的功能仿真〔前仿真〕和时序仿真〔后仿真〕。众所周知，开发人员在进展电路设计时，非常希望借助比较先进、高效的仿真工具来节省设计过程的时间和本钱。因此，EDA 工具提供的强大的〔在线〕仿真功能迅速得到了电子工程设计人员的青睐，这也是当今 EDA〔CPLD/FPGA〕技术非常火爆的原因之一。下面通过本实验来介绍 MAX+PlusⅡ仿真功能的根本应用。 添加仿真鼓励信号波形1 〕启动 MAX+PlusⅡ/Waveform Editor 菜单，进入波形编辑窗口，如图 所示。
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2〕将鼠标指针移到空白处，单击鼠标右键，选择快捷菜单中的" Enter Nodes from SNF…〞并按鼠标左键确认，出现图 所示的对话框。