文档介绍：. .
. 行输出、串行输入－并行输出、并行输入－串行输出和并行输入－并行输出四种电路构造
74LS164是8位串入并出的移位存放器，其部构造与引脚排列如图。74LS164由8个具有异步去除端的SR触发器组成，具有时钟端CP、去除端、串行输入端A和B、8个输出端。
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从其功能表可以看出，只要端输入低电平，移存器无条件清 0。只有当端接高电平，CP上升沿到达时，电路才可能按AB设置的方式执行移位或置数操作：AB=11时，AB=01或AB=10时移入0。
数据比较器74LS85
在一些数字系统当中经常要求比较两个数值的大小。为完成这一功能所设计的各种逻辑电路统称为数值比较器。例如，,进展比较的话，应该首先比较高位的A3和B3，如果A3＞B3,那么不管其他几位数码各为何值，肯定A＞B．反之，假设A3＜B3，那么不管其他几位数码为何值，肯定A＜B。如果A3﹦B3，必要通过比较下一位数A2和B2的大小来判断A和B的大小了。依此类推，肯定能比较出结果来。
74LS85是集成4位比较器，它还有级联输入端，通过级联输入端可以连接成8位、16位或更高位数的比较器。由其功能表可以看出，该比较器判断顺序为从高位到低位，假设它们都相等，就判断级联信号。
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计数器74LS192
74LS192是十进制同步加／减法计数器，采用8421BCD码编码，具有直接清零、异步清零功能。由功能表可以看出，当 =1，CR=0，CPD=1时，如果有时钟脉冲加到CPU端，那么计数器在预置数的根底上进展加法计数，当计到9〔1001〕时， 端输出进位下降沿跳变脉冲；当 =1，CR=0，CPU=1时，如果有时钟脉冲加到CPD端，那么计数器在预置数的根底上进展减法计数，当计到0〔0000〕时， 端输出借位下降沿跳变脉冲。
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四、各单元电路的设计与调试
1、单稳态触发器〔模块1〕
单稳态触发器有几个重要特点，分别是：
1〕.有稳态跟暂稳态两个工作状态。
2〕.能在脉冲作用下，从稳态翻转到暂稳态，并维持一点时间后自动返回稳态。
3〕.暂稳态的时间与脉冲无关，取决于电路本身。
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上图为一个单稳态触发器，开关每闭合一次，即可产生脉冲，即可通过开关的闭合来产生所需的脉冲。
2、移位存放器〔模块2〕
由74LS164组成的移位存放器，其端接在模块1单稳态触发器的输出端口处，通过选择开关S1，S2的接通