文档介绍：IC设计基础(流程、工艺、版图、器件)笔试面试题
2008-07-30 12:33
1、我们公司的产品是集成电路,请描述一下你对集成电路的认识,列举一些与集成电路
相关的内容(如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA
等的概念).(仕兰微面试题目)
2、FPGA和ASIC的概念,他们的区别.(未知)
答案:FPGA是可编程ASIC.
ASIC:专用集成电路,它是面向专门用途的电路,
个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,
门阵列等其它ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计
制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点
3、什么叫做OTP片、掩膜片,两者的区别何在?(仕兰微面试题目)
4、你知道的集成电路设计的表达方式有哪几种?(仕兰微面试题目)
5、描述你对集成电路设计流程的认识.(仕兰微面试题目)
6、简述FPGA等可编程逻辑器件设计流程.(仕兰微面试题目)
7、IC设计前端到后端的流程和eda工具.(未知)
8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.(未知)
9、Asic的design flow.(威盛VIA 上海笔试试题)
10、写出asic前期设计的流程和相应的工具.(威盛)
11、集成电路前段设计流程,写出相关的工具.(扬智电子笔试)
先介绍下IC开发流程:
1.)代码输入(design input)
用vhdl或者是verilog语言来完成器件的功能描述,生成hdl代码
语言输入工具:SUMMIT VISUALHDL
MENTOR RENIOR
图形输入: composer(cadence);
viewlogic (viewdraw)
2.)电路仿真(circuit simulation)
将vhd代码进行先前逻辑仿真,验证功能描述是否正确
数字电路仿真工具:
Verolog: CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
模拟电路仿真工具:
***ANTI HSpice pspice,spectre micro microwave: eesoft : hp
3.)逻辑综合(synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真
中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返回电路仿真阶段进行再
.
12、请简述一下设计后端的整个流程?(仕兰微面试题目)
13、是否接触过自动布局布线?
素?(仕兰微面试题目)
14、描述你对集成电路工艺的认识.(仕兰微面试