文档介绍：第十五章双稳态触发器和时序逻辑电路第一节基本双稳态触发器第二节钟控双稳态触发器第三节寄存器第四节计数器*第五节集成计数器 1 时序逻辑电路与输出状态不仅与输入变量有关,而且还与系统先前的状态有关。时序逻辑电路的特点: ①包括组合逻辑电路和具有记忆功能的电路或反馈延迟电路。②输入、输出之间至少有一条反馈路径。触发器是时序逻辑电路的基本单元,是一种具有记忆功能的逻辑电路。能够储存一位二值信号。第一节基本双稳态触发器 2 双稳态触发器的特点: ⑴具有两个能自行保持的稳定状态; ⑵根据不同的输入信号可以置成“1”状态或“0”状态; ⑶在输入信号消失后,如果没有新的信号输入,能够保持原状态,直至下一个新的信号输入为止。 3 基本 R-S触发器 QSQ D?QRQ D?R D S D Q 0 1 1 0 1 1 0 0 Q0110 两个输出端反相,规定 Q 的状态为触发器的状态。即Q=0, Q=1 时,称触发器为 0态,又称复位; Q=1, Q=0 时,称触发器为1态,又称置位。不变*不定 R D=0,S D =1 触发器复位为0态,称 R D为复位端; R D=1,S D =0 触发器置位为1 态,称 S D为置位端。&A &B QS DR DQ10 0101 1 01 QQ QQ00 11R D、S D同为 1,触发器保持原状态; R D、S D同为 0, 触发器状态无法确定,此情况应避免。 4 与非门组成的 R-S触发器为负脉冲有效。基本 R-S触发器的约束条件是 R D+S D=1逻辑符号 QR DS DQ负脉冲有效基本 R-S触发器的优点: 结构简单,具有记忆功能。基本 R-S触发器的缺点: 输出直接受输入控制,具有不定状态。 5第二节钟控双稳态触发器钟控 R-S触发器 J K 触发器 D触发器 T′- T 触发器触发器逻辑功能的转换触发器应用 6 一、钟控 R-S触发器为使触发器能按要求在某一时间翻转, 外加一时钟脉冲 CP 来控制。&B &A Q Q S DR D&C &D CP RS R S Q n+1 0 0 0 1 1 0 1 1 10不定 CP=0 , CP=1 ,Q n 0 C、D门被封锁; 1 S RSR 复位端 R D、置位端 S D负脉冲有效,不受 CP 控制。 7 CP =1时,触发器才能翻转。 CP 控制触发器的翻转时刻, R、S控制触发器的翻转状态。钟控 R-S触发器为正脉冲有效。逻辑符号钟控 R-S触发器的约束条件是 RS =0QR DS DQS RC钟控 R-S触发器的 CP 对触发器的控制是在一个时间间隔内,而不是控制在某一时刻。 8 二、主从型 J K 触发器 QQR DS D CPC 主触发器JK SS RR C从触发器主从型 J K 触发器由主触发器和从触发器组成, CP 上升沿到来时,主触发器发生翻转,当 CP 下降沿到来时,从触发器翻转, 从而保证在一个 CP 周期中,触发器的输出只改变一次。显然,输出状态在 CP 下降沿到达时改变。因此,这种触发器为下降沿触发。 9 J K Q n+1 0 0 0 1 1 0 1 1 01 Q n Q n 复位端 R D、置位端 S D负脉冲有效,不受 CP 控制。 10