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关于FPGA异步时钟采样--结绳法的点点滴-专注---专业
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input clk1 ;
input rst_n1 ;
input clk2 ;
input rst_n2 ;
input data_clk1_i ;
output data_clk2_o ;
reg data_clk1_q1 ;
reg data_clk1_q2 ;
reg data_clk2_q1 ;
reg data_clk2_q2 ;
reg data_clk2_q3 ;
reg data_clk2_q4 ;
reg data_clk2_q5 ;
wire data_clk1 ;
assign data_clk1 = data_clk1_i | ( !data_clk2_q5 & data_clk1_q1) ;
always@(posedge clk1 or negedge rst_n1)
begin
if(!rst_n1) begin
data_clk1_q1 <= #1 'b0;
data_clk1_q2 <= #1 'b0;
end
else begin
data_clk1_q1 <= #1 data_clk1 ;
data_clk1_q2 <= #1 data_clk1_q1;
end
end
always@(posedge clk2 or negedge rst_n2)
begin
if(!rst_n2) begin
data_clk2_q1 <= #1 'b0;
data_clk2_q2 <= #1 'b0;
data_clk2_q3 <= #1 'b0;
end
else begin
data_clk2_q1 <= #1 data_clk1_q1;
data_clk2_q2 <= #1 data_clk2_q1;
data_clk2_q3 <= #1 data_clk2_q2;
end
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end
always@(posedge clk1 or negedge rst_n1)
beg