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图2-2 选择编程VHDL文本文件
在上图2-2中选择【VHDL File】，单击【OK】建立一个新的文本设计文件，。随即进行程序代码的输入。
图2-3 保存设计文件
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在图2-3中的【File】菜单中点选【Save as】存盘并保证该文件添加到了工程中，文件名为默认的即可。至此，vga显示扫描模块文件建立完成。
2. rom载入
当VGA显示器要显示一帧图像，需要较多的数据量，FPGA芯片内置的ROM存储器很难符合如此大的数据存储要求，所以必须借助于外部的存储器存入图像数据。
读取控制模块的数据读取方式决定于采用何种存储器。然而外部存储器有多种选择，如ROM,、双口RAM、甚至SDRAM等，例如ROM可用直接产生地址信号的方式对芯片进行访问，而SDRAM则是利用DMA控制方式配合CPU进行读写操作[6]。
图2-4 载入rom
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接下来将详细介绍如何将已有的rom_r、rom_g和rom_b文件载入开发板的rom中。
首先，以“rom”作为关键词在IP目录中进行搜索，选择并双击“ROM：1-PORT”：
在对话框中选择“Verilog”，在默认目录下选择合适的“*.v”文件。
图2-5 选择文件
选择ROM控制线，地址线和数据线。在图2-6所示的对话框中选择地址线位宽和ROM数据线分别为8和65536，选择的地址锁存控制信号Single clock。
图2-6 选择rom模块数据线和地址线宽度
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选择已有的“*.mif”文件，载入rom。
图2-7 载入rom
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3. 二分频模块
在系统进行设计中二分频把50MHz时钟频率分成25MHz并提供给其它模块作为时钟。显示器的像素分辨率是640×480，像素时钟25Mhz，刷新频率60Hz±1。开发板提供的系统时钟50MHz，所以要对板载时钟进行分频后才能使用。由于50M分频难以仿真，故将输入时钟clk50m设置为50kHz,分频得到clk25m实际为25kHz。它的模块设计相比VGA显示模块更为简单，在项目中创建新的文件，编写二分频模块代码，保存编译。
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4. 顶层设计
在以上模块设计完成后，整体编译并无错误后，建原理图文件，调用VGA显示模块、图像数据rom、二分频模块，用软件自带的RTL Viewer自动生成他们连线组成系统的原理图，如图2-8所示：
图2-8 RTL Viewer自动生成的原理图
图2-9 FPGA开发板管脚分配
按照开发板手册进行管脚分配，如下图所示：
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