文档介绍：低频数字频率计
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设计任务
1. ～；
2. 测量误差小于等于1%；
3. 响应时间不大于12秒；
4. 具有超量程显示功能；
5. 频率计分成案：
≤2 s
kHz
1 ～10 kHz
≤12 s
Hz
10 ～100 Hz
≤2 s
xxx Hz
100 ～1000 Hz
响应时间
小数点和单位
闸门
频段
1s
10 s
1 s
fx分频
10分频
无
无
精度
≤1％
≤1％
≤1％
分频段测量原理框图：
＆
10×10×10计数器
控制电路
清零信号
闸门信号
(1 s or 10 s)
锁存器
锁存信号
10分频
频段选择信号
1 Hz
8 Hz
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1. 静态显示
二、显示原理
每个十进制数通过一个译码器后送数码管显示。当显示位数较多时，静态显示所需的显示译码器也较多，导致连线较多，功耗也较大，但显示效果较好。
1000计
数
器
4位锁存器
4
4
显示译码
8
4位锁存器
4
4
显示译码
8
4位锁存器
4
4
显示译码
8
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2. 动态显示
动态显示是利用人的视觉滞留效应，依次轮流点亮显示数码管。与静态显示相比，需增加扫描选择电路。
1000计
数
器
4位锁存器
4
4
扫描选择
1 kHz
4位锁存器
4
4
显示译码
8
4位锁存器
4
4
选择器
(显示
控制)
4
4
4
单位显示
4
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动态显示方式只需要一个显示译码器，连线较少，在数码管较多时能显示其优越性。该方式由于任何时候都只有一只数码管点亮，故功耗较小，但需合理设计扫描电路，不然显示将产生闪烁感。
本次实验采用动态显示方式。在设计显示模块（选择器）时还需考虑小数点和显示单位的实现。
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单元电路设计
0. 总体框图
在PLD设计数字频率计时，整机电路位于最上层，通常应在单元电路设计并测试通过后再实现。在此，为了便于理解，先给出整机电路。
单元电路设计包括：
（1）testin：被测信号预处理电路
（2）gatesig：闸门信号控制电路
（3）cnt1k：1000进制计数器
（4）lock：锁存单元
（5）display：动态显示电路
（6）trans：显示译码器
（7）decsend：动态显示扫描信号分配
（8）auto：自能动量程转换控制电路
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动态显示
锁存器
动态显
示选通
计数器
自动量
程转换
译码器
控制电路
预处理
1kHz
输入信号
1Hz
显示
小数点
溢出指示
整机电路：
选通
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1. 输入预处理（testin）
这一部分在整机电路中的位置：
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输入： TEST : 待测信号；
S2 : 频段控制信号。’1’代表高频段，’0’代表中低频段。
输出：输出 CP : 1000进制计数器的计数脉冲。
逻辑关系：
当分频控制S2 ＝0 (fx为10-1000 Hz)时，CP＝ TEST(fx)；当分频控制S2 =1 (fx为1-10 kHz)时，CP＝ TEST(fx)的十分频。
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分频控制电路的测试结果
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2. 闸门信号控制电路（gatesig）
这一部分在整机电路中的位置：
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数字频率计的设计关键是控制电路的设计，控制电路产生频率测量所需的闸门、清零和锁存信号。这些信号具有一定的时序关系。
为了保证测量的精确性，在每次闸门信号变为高信号前，必须给计数器提供一个清零信号。当闸门信号为高电平时，计数器开始计数；当闸门信号为低电平时，计数器停止计数。
如果计数器的输出直接译码显示，则在闸门信号高电平期间，频率计的显示随着计数值的变化而不断闪烁，人眼难以分辨。因此，需要锁存信号。
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闸门、清零和锁存信号的关系：
该部分用于为计数器提供一个受频段控制的计数时间，即合适宽度的闸门信号。当待测信号位于中高频段（S