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ALTERA FPGA设计之带复位的D触发精选优质文档-----倾情为你奉上
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ALTERA FPGA设计之带复位的D触发器_基本实验
Quartus II SP1 + Modelsim SE-64 + Cyclone
【【】为必须填写。
姓名学号】
实验目的：
熟悉VHDL触发器的设计；
了解FPGA基本结构中的触发器。
熟悉VHDL test bench(测试平台/测试激励)的设计；
熟练掌握Altera FPGA的开发环境、设计步骤和流程。
实验形式：边做实验边写实验报告，实验完成后即提交实验报告。
【描述实验中的设计】
用 IF 语句设计 D 触发器， 实现带复位功能的 D触发器。
【实验中设计实现的HDL代码】
library ieee;
use ;
entity exp1 is
port(R:in std_logic;
clk:in std_logic;
D:in std_logic;
Q:out std_logic;
Q0:out std_logic);
end exp1;
architecture arch_exp1 of exp1 is
signal a:std_logic;
begin
process(clk,R)
begin
if(clk'event and clk='1')then
if(R='0')then
a<='0';
else
a<=D;
end if;
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end if;
end process;
Q<=a;
Q0<=not a;
end arch_exp1;
【实验中用于仿真的HDL test bench代码】
library ieee;
use ;
entity exp1_tb is
end exp1_tb;
architecture arch_Etb of exp1_tb is
component exp1 is
port(R:in std_logic;
clk:in std_logic;
D:in std_logic;
Q:out std_logic;
Q0:out std_logic);
end