文档介绍：FPGA 触发器与计数器实验报告
上海电力学院FPGA应用开发实验报告
实验名称：触发器与计数器
专业：电子科学与技术
姓名：
班级：
学号：
FPGA 触发器与计数器实验报告
上海电力学院FPGA应用开发实验报告
实验名称：触发器与计数器
专业：电子科学与技术
姓名：
班级：
学号：
实验目的：
1．掌握触发器功能的测试方法。
2．掌握基本RS触发器的组成及工作原理。
3．掌握集成JK触发器和D触发器的逻辑功能及触发方式。
4．掌握几种主要触发器之间相互转换的方法。
5．通过实验，体会EPLD芯片的高集成度和多I/O口。
实验说明：
将基本RS触发器，同步RS触发器，集成J-K触发器，D触发器同时集一个FPGA芯片中模拟其功能，并研究其相互转化的方法。
实验的具体实现要连线测试，实验原理如图所示：
在VHDL中，可以用QMegaWizard Plug-In Manager命令，打开如下图所示的对话框。
第2步：直接单击Next按钮，出现如下图所示的对话框。如图所示，在左边的选择框中选择“LPM_COUNTER”，在输出文件类型单选框中选中“VHDL”，并输入文件名为“counter_lpm”。
第3步：完成设置后直接单击Next按钮，打开如下图所示的对话框。在输出位数的下拉框中选择“8 bits”，在计数方向的单选框中选中“Up only”。这个设置表示生成的计数器是8位加法计数器。
第4步：独立设计模为七的计数器
第4步：单击Next按钮后，出现如下图所示的对话框。在该对话框中选择添加额外的端口，在这里选中“Count Enable”选项，表示添加了一个计数使能端口，此时在左边的图形符号中可以看到多了一个“cnt_en”的引脚。
第5步：单击Next按钮，打开如下图所示的下一个对话框。在同步输入（Synchronous inputs）处选择“Load”，在异步输入（Asynchronous inputs）处选择“Clear”。表示在计数器中添加了一个同步置数端和一个异步清0端，在左边的图形符号中可以看到又添加了一个aclr、sload和用于置数用的data[7..0]。
第6步：继续单击Next按钮直到结束为止。到此即完成了一个8位计数器的设计，同时生成了一个VHDL文件此。
第7步：接着需要将生成的文件添加到项目中，如下图所示，在项目浏览器窗口中，右击“Device Design Files”，在下拉菜单中选择“Add/Remove Files in Project”命令。
第8