文档介绍：altera_fpga的设计流程
目标
掌握FPGA的标准设计流程和工具
用Modelsim进行功能级仿真并诊断RTL Code
用Quartus II做设计综合和布局布线
用FPGA Mega-functions做设计
返标SDF不能被综合的语法，这些要尤其注意。
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功能仿真
对逻辑功能进行验证：
不考虑时序问题，认为门都是理想门，没有延时；
详细一些的可以认为门延时都是一样，而忽略互连线的延时。
RTL代码
逻辑仿真器
调用模块的
行为仿真模型
测试数据
测试程序
（test bench）
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逻辑综合
通过映射和优化，把逻辑设计描述转换为和物理实现密切相关的工艺网表：
RTL代码
逻辑综合器
调用模块的
黑盒子接口
设置综合目标和约束条件
EDIF网表
（netlist）
HDL网表
（netlist）
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布局布线
将综合生成的网表，在FPGA内部进行布局布线的设计，并最终生成用于下载的二进制配置文件；
逻辑综合器
EDIF网表
（netlist）
FPGA厂家工具
调用模块的
综合模型
设置布局布线约束条件
HDL网表
（netlist）
SDF文件
（标准延时格式）
下载/编程文件
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时序逼近
时序逼近流程是一个推荐的设计方法可以帮助设计满足它们的时序目标
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门级仿真
FPGA厂家工具
HDL
网表
（netlist）
SDF文件
（标准延时格式）
逻辑仿真器
测试数据
FPGA基本单元仿真
模型
测试程序
(test bench)
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SDF 文件
Industry Standard Format
Automatically Generated When You Compile a Design (Output File with Extension .sdo)
Contain Timing Information
Device Delays
Interconnect Delays
Port Delays
Path Delays
Timing Checks
Can be Back-annotated to a Design for Accurate Model of Delays
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物理验证
将生成的二进制配置文件下载到FPGA上，进行实际的功能和时序的测试；
Altera （.sof文件） Xlinx (.bit 文件)，
由于FPGA常常是作为整个系统一部分，因此还应该将FPGA放到整个系统中进行验证，整个系统工作正常，才算完成了开发过程。
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用ModelSim 仿真
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内容
ModelSim产品简介
ModelSim的用途
用ModelSim进行功能仿真
用ModelSim进行时序仿真
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ModelSim产品简介（1）
由Mentor Graphics公司 的子公司Model Tech公司开发
工业上最通用的仿真器之一
支持Verilog 和 VHDL仿真
OEM版本允许Verilog仿真 或者 VHDL 仿真
ModelSim/SE
首要的版本，能混合仿真Verilog 和 VHDL
ModelSim/XE
OEM版,包含Xilinx公司的库文件
ModelSim/AE
OEM版,包含Altera公司的库文件
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ModelSim产品简介（2）
ModelSim 用户界面
main主窗口:
structure结构窗口
process处理窗口:
Signal&variable信号
和变量窗口
dataflow数据流窗口
source源窗口
Wave&list
波形和列表窗口
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ModelSim的用途
RTL 仿真（功能仿真）
验证设计HDL的基本逻辑功能,属于最基本的验证
仿真速度最快
门级仿真
采用综合软件综合后生成的门级网表
不带有布局布线后产生的时序信息
时序仿真（后仿真）
在门级仿真的基础上加入时延文件“.sdf”文件
速度很慢，需要很长时间
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用ModelSim作功能仿真(1)
ModelSim 的实现方法：
交互式的命令行 (Cmd)
利用控制台的命令行
用户界面 (UI)
能接受菜单输入和命令行输入
批处理模式
从DOS或UNIX命令行运行批处理文件
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用ModelSim作功能仿真(2)
基本仿真步骤：
1 建立库
2 映射库到物理目录
3 编译源代码
- 所有的HDL代码必须被编译
4 启动仿真器
5 执行仿真
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用ModelSim作功能仿真(3)
1 建立库