数据库实验报告3.docx

文档介绍：实验三双端口存储器的设计与实现实验报告 1137030 赵艺湾一、实验目的: 1、掌握 Quartus Ⅱ中利用宏功能模块设计存储器的方法 2、掌握存储器模块的读写时序和模块扩展方法 3、进一步熟悉 Verilog HDL 语言设计电路的方法二、实验设备: PC 机+ Quartus Ⅱ + FPGA(DE2-115) 三、实验要求和内容 1、使用 Quartus 宏功能模块生成随机存储器 lpm_ram_dq 模块并封装。要求:容量为 256x8 位,可以赋初值。接输入和输出引脚进行写/读的功能仿真和时序仿真,熟悉读写时序,实测电路的延迟时间,计算出存储器实际的读写时间,计算存储器的带宽,进而设计出合适的时钟信号周期。 2 、使用 Verilog HDL 语言设计地址寄存器 AR ( 8 位二进制计数器)和程序计数器 PC (8 位二进制计数器) ,要求: 带有异步复位,同步置数功能,进行功能仿真并封装成自定义模块。 3、用 Verilog HDL 语言设计数据开关驱动器 SWD (8位三态门),进行功能仿真并封装成自定义模块。(可以使用实验二已经设计完成的模块) 4、用 Verilog HDL 或原理图方式调用以上模块进行单端口存储器(左端口)的设计; 5 、通过左端口向存储器地址 01H 和02H 中连续写入数据 11H 和 22H ,通过左端口读出地址 01H ,02H ,03H ,08H 、09H 和 0aH 中的数据,检验读写是否正确。 6、将单端口存储器扩展设计成双端口存储器。 7 、通过左端口向存储器地址 01H 和02H 中连续写入数据 11H 和22H , 分别通过左端口和右端口读出地址 01H ,02H ,03H ,08H 、09H 和 0aH 中的数据,检验读写是否正确。 8、在 DE2-115 或 TEC-8 实验箱上验证双端口存储器的功能。四、实验功能概要用 Verilog HDL 或原理图方式调用随机存储器 lpm_ram_dq 模块, 地址寄存器 AR (8 位二进制计数器)和程序计数器 PC (8 位二进制计数器)模块, SWD ( 8位三态门)模块进行单端口存储器(左端口)的设计,将单端口存储器扩展设计成双端口存储器,分别检测验证。五、