文档介绍：实验 2三- 八译码器实验 1. 实验目的熟悉软件的使用,了解使用 EDA 工具进行设计的全过程。用画逻辑图和直接使用 VHDL 语言的两种方法进行逻辑设计。 2. 实验内容(1) 画逻辑图并编写 VHDL 程序。(2) 进行逻辑综合和优化,进行功能仿真,实现软件到硬件的设计,时序仿真以及下载编程等。(3) 验证:用开关 K2,K1,K0 作为输入设置,组成一个高输入有效的三- 八译码器,从输出指示 LED 观察 OUT7 到 OUT0 随 K2,K1,K0 设置值的变化而引起的相应变化。 3. 逻辑图设计图1三- 八译码器逻辑原理图 源程序 library ieee; use ; use ; entity decoder is port(K2,K1,K0:in std_logic; OUT7,OUT6,OUT5,OUT4,OUT3,OUT2,OUT1,OUT0:out std_logic); end; architecture ART of decoder is signal temp:std_logic_vector(2 downto 0); signal pout:std_logic_vector(7 downto 0); begin temp<=K2&K1&K0; process(temp) begin case temp is when"000"=> pout<="00000001"; when"001"=> pout<="00000010"; when"0