文档介绍：
基于FPGA的跨时钟域信号处理 - 亚稳态
基于FPGA的跨时钟域信号处理——亚稳态
在特权的上篇博文《基于FPGA的跨时钟域信号处理——专用握手信号》中
提出了运用特地的旧状态值0。在这两种状况下，信号输出改变稳定在固定的1或者0状态的时间远超过了存放器的固有Tco。
图2
假如输出信号在下一个存放器捕获数据前〔下一个时钟锁存沿的Tsu时间前〕
处于一个稳定的有效状态，那么亚稳态信号不会对该系统照成影响。但是假如亚稳态信号在下一个存放器捕获数据时仍旧回旋于高或者低电平之间，那将会对系统的后续电路产生影响。接着探讨球和小山的譬如，当球到达山底的时间〔处于稳定的逻辑值0或1〕超过了扣除存放器Tco以外的余量时间，那么问题就随着而来。
同步存放器
当信号改变处于一个不相关的电路或者以时常钟域，它在被运用前就须要先
被同步到新的时钟域中。新的时钟域中的第一个存放器将扮演同步存放器的角色。
为了尽可能削减异步信号传输中由于亚稳态引发的问题，设计者通常在目的
时钟域中运用一串连续的存放器〔同步存放器链或者同步装置〕将信号同步到新的时钟域中。这些存放器有额外的时间用于信号在被运用前从亚稳态到达稳定值。同步存放器到存放器路径的时序余量，也就是亚稳态信号到达稳定的最大时间，也被认为是亚稳态持续时间。
同步存放器链，或者同步装置，被定义为一串到达以下要求的连续存放器： ■链中的存放器都由一样的时钟或者相位相关的时钟触发； ■链中的第一个存放器由不相关时钟域或者是异步的时钟来触发； ■每个存放器的扇出值都为1，链中的最终一个存放器可以例外。
同步存放器链的长度就是到达以上要求的同步时钟域的存放器数量，图3是一个两级的同步存放器链，
图3
传输在不相关时钟域的信号，都有可能在相对于捕获存放器时钟沿的任何
时间点改变。因此，设计者无法预料信号改变的依次或者说信号两次改变间经过了几个锁存时钟周期。例如，一条异步总线的各个数据信号可能在不同的时钟沿改变，结果接收到的数据值可能是错误的。
设计者必需考虑到电路的这些状况，而运用双时钟FIFO(DCFIFO)传输信号或者运用握手信号进展限制。FIFO运用同步装置处理来自不同时钟域的限制信号，数据的读写运用两套独立的总线。此外，假如异步信号作为两个时钟域的握手逻辑，这些限制信号就须要用于指示何时数据信号可以被接收时钟域锁存。如此一来，就可以利用同步存放器确保亚稳态不会影响限制信号的传输，从而保证数据在运用前有足够的时间等待亚稳态到达稳定。
文章其实还没有完毕，只不过altera在后面很正式的提出了所谓的MTBF
〔mean time between failures〕的概念，即所谓的平均无故障时间的概念。列了个公式，分析了各个参数，当然也不忘提他们的器件参数对于这个MTBF做了多大的奉献。然后也提出了它们是如何进展该公式参数的推导。
我们还是回到主题，在明确了这些根本的概念和根本的方法后，就要学以致
用。在上篇博文没有解决的一个关键问题在于如何最有效的进展握手信号req、ack的采样。这个问题我们可以先以altera提出的MTBF推导公式的各个参数入手分析。
在这个公式中，Tmet就是指存放器从时钟上升沿触发后的时序余量时间，Fclk是接收时钟域的时钟频率，Fdata是数据的改变频率，而C1、C2那么是与器件有关的参数，对于用户是一个固定值。由此看来，设计者只能通过变更Tmet、Fclk、Fd