文档介绍：课程设计报告
设计题目四人抢答器
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摘要
在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者, 通常设类电路可以选用各种触发器、锁存器构成，也可用VHDL语言语言自己编 写。其他模块的功能如前面所述，这里不再重复。
3.
工作原理：
主持人按钮（Q0）拨向低电平，Ul, U2的清零端CLR为低电平，实现电 路清零，当主持人按钮拨向高电平，CLR高电平无效，此刻抢答开始，由于Q1 ~Q4原始状态为高电平，使得四输入与门输出为高电平，cp= '1',不能触发。
当第一个人按下抢答按钮，输入低电平，四输入与门电平值由'1'跳变为 '0',此刻cp= '0',触发U1,使得U1输出端q= '1',此后无论其他选手 再按按钮，cp= '0'不变，实现对其他选手的锁存功能，U1输出q也一直保持 为1,所以对于U2器件，只有一个脉冲触发，其输出ql~q4仅为s0~s 1的第一 个状态，在经U3器件进行转换后，由发光二极管输出(点亮第一个抢答选手对 应的发光二极管)
。而答题计时部分，由U2的输出端alm= '1'使能U4,进行 计时，计时输出由发光二极管显示。当在规定的时间没有答题结束，则蜂鸣器发 出报警声。
(1). Catch 元件
器件生成所使用的VHDL语言:
library IEEE;
use ;
use IEEE. STD__LOGIC_ARITH. ALL;
use . ALL;
entity catch is
Port(cp : in std_logic;
clr : in std_logic;
q :out std_logic);
end catch;
architecture Behavioral of catch is begin process(cp,clr)
begin
if clr = * 0 * then
q<= * 0 *;
elsif cp * event and cp='0'then q<=*l';
end if;
end process;
end Behavioral;
器件描述：
clr： clr= 'O',清零，且 q= 'O' ； clr=
cp： cp= <］， , q= <0， ； cp= <0， , q= <1
(2). Lock 元件
器件生成所使用的VHDL语言：
library IEEE;
use . ALL;
use IEEE. STD__LOGIC_ARITH. ALL;
use IEEE. STD_LOGIC_ UNSIGNED. ALL;
entity lock is
Port(dl : in std_logic;
d2 : in std_logic;
d3 : in std_logic;
d4 : in std logic;
elk : in std_logic;
clr : in std_logic;
ql : out std_logic;
q2 : out std_logic;
q3 : out std_logic;
q4 : out std_logic;
alm : out std_logic};
end lock;
architecture Behavioral of lock is begin
process(elk)
begin
if clr= ' 0 ' then 低电平有效
ql<=* 01;
q2<=* 0 *;
q3<=*0*;
q4<=10 *;
alm<= * 0 *;
elsif elk* event and clk= * 1 * then
ql<=dl;
q2<=d2;
q3<=d3;
q4<=d4;
alm<='1 *;
end if;
end process;
end Behavioral;
器件描述：
elk：当clk= 'O'时，ql〜q4= 'O' , alm= 'O'；当clk= '1'时, ql<=dl;q2<=d2;q3<=d3;q4<=d4;alm= ' 1'；
dl〜d4： dl〜d4=sl〜s4；
(3). ch41a 元件
器件生成所使用的VHDL语言：
library IEEE;
use . ALL;