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CPU中指令流水线技术研究
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计算机科学与技术专业毕业论文 ...醒优春越追瘴谦叉总悼酚叼洽瘁买振芳策诉段饮钢虞地圾塘逝蘸郡歇斗熏缉患财部霓练秸柱友坑敦冯娟惠谣架胆弘金捧幽癣这诊柴馆鸦皱孕院辞峦巾掣槐扦淄孰伟断地流动，即不出现流断，才能获得高效率。断流的原因很多，除了编译生成的目标程序不能发挥流水结构的作用，或者存储系统不能及时供应连续流动所需的指令和操作数外，主要还与出现了相关、转移以及中断指令有关。解决局部性相关有两种方法：退后法和通路法；解决全局性相关有三种方法：猜测转移分支、加快和提前形成条件码、加快短循环程序处理。
流水技术在Pentium系列微处理器中的实现
流水线技术早在Intel的X86芯片中均得到了实现。而Pentium系列CPU产品更是一个高级的超标量处理器。它是建筑在两个通用的整型流水线和一个可流水作业的浮点单元上的，这使处理器能够同时执行两条整型指令。一个对软件透明的动态分支预测机制能够使分支的流水线阻塞达到最小化。奔腾处理器可以在一个时钟周期内完成两条指令，一个流水线完成一条指令。第一个逻辑管道称之为“U”管道，第二个称之为“V”管道。在任何一条给定的指令译码期间，它安排的后面两条指令将被检查。并且，如果有可能，第一条指令被安排到“U”管道执行，第二条指令被安排到“V”管道执行。如果不能，则第一条指令被安排到“U”管道执行，“V”管道中不安排指令运行。指令在两个管道中运行与它们顺序执行所产生的效果是完全一样的。当发生管道阻塞时，后继的指令无法通过被阻塞的指令所在的任一管道中。
具有MMX?技术的奔腾处理器为整型流水线增加了一个额外的处理阶段。指令从代码的高速缓冲区中预取出来，被送入到“预取”(PF)阶段，并且在“提取”(F)阶段中进行指令的语法分析。 另外， 全部的前缀译码都在F阶段中进行。 指令在先进先出(FIFO)的指令缓冲区中将语法分析与指令译码分开， 这个缓冲区位于F阶段与译码1(D1)阶段之间。FIFO缓冲区的空间能够将被处理的指令上升到四条指令。
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CPU中指令流水线技术研究
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第一章 绪论
FIFO缓冲区是透明的，当它为空时，不增加额外的迟延。在每个时钟周期内，可将两条指令压到指令的FIFO缓冲区中(根据有效的代码字节，以及其它因素，如前缀)。然后，再将成对的指令从FIFO缓冲区中弹出来，送到D1阶段中。由于指令的平均执行效率为每个时钟周期内不超过两条指令，所以FIFO通常是满的。只要FIFO是满的，就可以防止在指令提取和进行语法分析时产生的阻塞。如果发生了这样的阻塞，FIFO也可以使阻塞不在管道的执行阶段上发生。但如果FIFO空，由于流水线中无指令运行，则可能会导致一个执行阻塞。较长的指令或前缀可能会在FIFO入口处产生阻塞。
超流水线(Super Pipeline)在本质上仍为一种流水线技术，但它做了以下的改进：
流水线条数从奔腾的两条增至三条，还有十一个独立的执行单元并行支持。
在执行中采取了无序执行(out－of－order processing)技术。即当某条指令需要一些数据而未能立即执行完毕时，它将被剔出流水线并等待数据，CPU则马上执行下条指令，就好比在装配线上发现某件产品不太合格，而被淘汰，等待返工一个道理。这样，可以防止一条指令不能执行而影响了整个流水线的效率。
在P6中将指令划分成了更细的阶段，从而使逻辑设计、工序等等更为简化，提高了速度。在486芯片中，一条指令一般被划分为五个标准的部分，奔腾亦是如此。而在P6中，由于采用了近似于RISC的技术，一条指令被划分成了创纪录的十四个阶段。这极大地提高了流水线的速度。
P6系列处理器使用动态执行结构。该结构通过硬件寄存器重命名和分支预测的方法，将乱序执行和推测执行合成在一起。这些处理器有一个有序进入的流水线，它将Intel 386的宏指令支解成简单的微操作(或UOP)和一个可以处理这些微操作的乱序的超标量处理器内核。这个乱序的处理器内核包含了几条流水线，连接了整型、跳转、浮点和内存执行单元。几种不同的执行单元可以集成在同一条流水线上。例如：一个整型地址逻辑单元和浮点执行单元(加法器、乘法器和除法器)同享一个流水线。数据高速缓冲区由一个专用的读取端口和其它的存储端口交错而成。大多数简单操作(整型ALU，浮点加法，甚至浮点乘法)可以按每时钟周期完成一至两个操作的吞吐量进行流水作业。浮点除法不可以进入流水线，长迟延操作可以和短迟延操作并行处理。P6系列的流水线由三部分构成：有序组织的前端
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第一章 绪论
(In-Order Issue Front-end)单元，乱序内核（Out-of-o