文档介绍：实验一 MAX+PLUSII使用(简单逻辑电路设计与仿真)
实验目的
学****并掌握MAX+PLUSII CPLD开发系统的基本操作。
掌握简单逻辑电路的设计方法与功能仿真技巧。
实验仪器设备
PC机,1台
MAX+PLUSII CPLD软件开发系统,1套
实验预****要求
预****教材中的相关内容;
预****老师教学演示的相关内容;
阅读并熟悉本次实验内容。
实验内容
用原理图设计一个1位二进制的全加器(由两个1位二进制半加器构成)并进行电路功能仿真与验证。
实验操作步骤
(1)开机,进入MAX+PLUSII开发系统;
(2)在D盘建立自己的目录(注意要以英文命名);
(3)在主菜单中选NEW,从输入文件类型选择菜单中选图形编辑文件输入方式,见图1-1。
图1-1 输入文件类型选择菜单
4)在空白屏幕上双击,从元件库中确定并选择基本元件。注意:从prim子目录中选择输入引脚input和输出引脚output和相应的门电路。见图1-2。
图1-2 符号元件库选择目录
(5)在图形编辑窗口完成电路的连线及对引脚的命名。

图1-3 1位半加器的电路
(6)打开FILE主菜单,选择SAVE AS,将画好的线路图以自己设定的某个名称保存在自己的目录下( )。
(7)并将该设计文件指定成项目文件(选择菜单“FILE”→ project→ set project to
current file).
(8)对所设计的电路进行编译。(选择菜单“FILE”→ project→ pile).编译成功会弹出如下信息。

(9)软件仿真。在图1-1新建仿真波形文件,。出现图1-4的仿真波形编辑界面。
图1-4仿真波形编辑界面
(10)双击Name下方的空白处,在弹出的对话框中点击“List”按钮,添加输入、输出节点。
选择输入节点A,点OK,再选择输入节点B,点OK。以此类推,将输入输出节点添加好。
(11)在时钟输入端处设置好输入端口A、B方波脉冲,点击屏幕左侧,弹出对话框中,设置时钟周期,A为100ns,B为150ns。
12)设置好的输入波形如图如示。
((13)保存后,(选择菜单“FILE”→ project→ save&simulate).点击仿真按钮,就可以进行波形仿真,以验证电路的逻辑功能。
自己完成一位二进制全加器的设计与验证:
用上面完成的半加器电路形成自定义元件(选择菜单 FILE →Create Default Symbol)
一位二进制全加器电路原理图的设计,见下图

存盘编译;
进行波形仿真,验证电路;
实验报告(见附1参考格式)
统一格式,A4纸双面打印。(实验报告格式见附1)
各部分电路的电路原理图或VHDL源程序。
仿真结果及分析。
实验二数控分频器设计与仿真
一. 实验目的
+PLUSII CPLD开发系统的操作技巧。
。
。
二. 实验仪器设备
,1台
+PLUSII CPLD软件开发系统,1套
三. 实验预****要求
;
。
四. 实验内容
用VHDL设计一个数控分频器电路,并进行功能仿真与验证,要求预置数为(2~16),使输入时钟信号根据预置数的不同,实现2~16分频。
五. 实验操作步骤
(1)开机,进入MAX+PLUSII CPLD开发系统;
(2)在D盘建立自己的目录(注意要以英文命名);
(3)在主菜单中选NEW,从输入文件类型选择第3项文本编辑输入方式,

(4)输入VHDL源程序并保存,。
(5)检查修改语法错误。
(6)编译.
(7)建立仿真波形,进行电路逻辑功能验证。
六. 实验报告
1. 统一格式,A4纸双面打印。
2. VHDL源程序。
library ieee;
use ;
use ;
entity div3clk is
port(clk : in std_logic;
outclk : out std_logic);
end div3clk;
architecture art1 of div3clk is
begin
process(clk)
variable counter:std_logic_vector(1 downto 0);
begin
if clk'event and clk='1'