八选一数据选择器(verilog实验报告).doc

文档介绍：XI* AN UNIVERSITY OF POSTS AND TELECOMMUNICATIONS
Verilog HDV
数字设计与综合
实验报告
微电子0901班
姓名:袁东明
学号：04094026
一、 实验课题：XI* AN UNIVERSITY OF POSTS AND TELECOMMUNICATIONS
Verilog HDV
数字设计与综合
实验报告
微电子0901班
姓名:袁东明
学号：04094026
一、 实验课题：
八选一数据选择器
四位数据比较器
二、 八选一数据选择器Verilog程序：
2. 1主程序
module option (a, b, c, d, e, f, g, h, sO, si, s2, out);
input [2:0] a,b,c,d,e,f,g,h;
input s0,sl,s2;
output [2:0] out;
reg [2:0] out;
always®(a or b or c or d or e or f or g or h or sO or si or s2) begin
case((s0,sl,s2))
3*d0 : out=a;
3'dl : out=b;
3'd2 : out=c;
3'd3 : out=d;
3'd4 : out=e;
3*d5 : out=f;
3*d6 : out=g;
3*d7 : out=h;
endcase
end
endmodule
2. 2激励程序
module sti;
reg [2:0] A,B,C,D,E,F,GH;
reg SO,S1,S2;
wire [2:0] OUT;
option dtg(A,B,C,D,E,F,G,H,SO,Sl,S2,OUT);
initial
begin
A=3,d0;B=3,dl;C=3,d2;D=3,d3;E=3,d4;F=3,d5;G=3,d6;H=3,d7;S0=0;Sl=0;S2=0;
#100 A=3'd0;B=3'dl;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;Sl=0;S2=l;
#100A=3,d0;B=3,dl;C=3,d2;D=3,d3;E=3,d4;F=3,d5;G=3,d6;H=3,d7;S0=0;Sl=l;S2=0;
#100A=3,d0;B=3,dl;C=3,d2;D=3,d3;E=3,d4;F=3,d5;G=3,d6;H=3,d7;S0=0;Sl=l;S2=l;
#100A=3,d0;B=3,dl;C=3,d2;D=3,d3;E=3,d4;F=3,d5;G=3,d6;H=3,d7;S0=l;Sl=0;S2=0;
#100A=3,d0;B=3,dl;C=3,d2;D=3,d3;E=3,d4;F=3,d5;G=3,d6;H=3,d7;S0=l;Sl=0;S2=l;
#100A=3,d0;B=3,dl;C=3,d2;D=3,d3;E=3,d4;F=3,d5;G=3,d6;H=3,d7;S0=l;Sl=l;S2=0;
#100 A=3'd0;B=3'dl;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'