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时间：2021年x月x日
书山有路勤为径，学海无涯苦作舟
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以太网信号质量问题(wèntí)之收发器驱动偏置电阻的处理
一 前言(qián yán)对于系统设计人员来说，模数混合电路(diànlù)中能是二次开发过程中板级系统设计时的一些关键技术参数的配合问题。工程师在进展了信号幅度以及上升下降时间等细节指标的测试之后证明了之前的判断，信号的幅度是满足要求的，但信号的上升下降时间与其他的方案相比确实大了〔~，虽然满足标准中要求的3~5nS。但根据系统容差设计原如此，芯片设计人员通常会将Slew Rate调整在4nS左右，确保上下区间调整地最大容限。〕。如何改良需要信号的发送接收回路进展一个系统的分析了。通过对网口技术指标的量测分析，目前最主要的问题在于信号的边沿比拟缓，并且存在不单调的问题，最可能的原因是传输回路容性负载过大以及驱动缺乏。可以从这两个方面入手解决。
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1〕信号差分线对及阻抗匹配，网口的差分走线的阻抗控制(kòngzhì)和耦合处理我司在Layout这一块的应该已经很成熟了，而且此款方案采用芯片内部匹配网络，没有外部匹配元件。所以暂不进展(jìnzhǎn)这一块(yī kuài)的分析。
2〕传输变压器，工程师将一款测试通过的产品(chǎnpǐn)的Transformer与当前单板的Transformer进展(jìnzhǎn)互换后测试结果一致，眼图测试依然不通过。〔请注意这里并没有对变压器进展变比以及差损，回损等技术指标的测试〕
3〕收发器驱动偏置电阻，也就是我们经常会看到的RDAC,也有叫RSET或其他的。这是原厂为开发人员提供的设定收发器驱动电流大小的硬配置节点，可以根据实际的单板设计和元件参数进展调整以实现对于标准的拟合。这是对信号波形影响最大的局部，在不对设计进展大的变动的情况下，通过调整驱动电流的大小可以用最小的变动来实现我们对于信号波形的调整。在查看产品PCB的同时我们还发现了另一个问题，RDAC电阻并没有放置在输入PIN附近，而是放到了远端的USB局部，之间的走线长达4000MIL。从事过PHY设计的工程师都知道，对于驱动偏置电阻的处理，应该最大限度的接近输入PIN，并保证地的干净，原厂的Layout Guide 也会进展重点说明。这也许不是造成输出信号边沿过缓的直接原因，但肯定会影响到信号波形的稳定性和单调性。是需要慎重处理的。
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图4 RDAC走线连接(liánjiē)图
收发器驱动偏置机理分析：
系统设计人员都知道，以太网收发器的输出采用的是差分电流(diànliú)驱动，从收发器驱动偏置原理框图，见图5，可以进一步展开分析，收发器驱动电流可以通过带隙电压源与外部设定基准的比拟(bǐnǐ)来设定(shè dìnɡ)。收发器驱动电流〔I_driver〕 是从内部(nèibù)带隙和外部基准镜像过来。U1/Q3/RDAC/Bandgap组成了一个简单的比拟控制环路实现基准单位电流的设定，例如带隙基准电