文档介绍：ALLEGRO 约束规则设置步骤（以 DDR 为例）

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本文是我对约束规则设置方面的一些理解，希望对新手能有所帮助。由 room 内，设定合适的约束（同上）。

针对线间距，由于每个都分为组内间距和组外间距，所以共有 6 个约束：
DDR_CLK_INNER,DDR_CLK_OUTER,…………………………
我们只要对这六个约束设置 line to line 和 line to shape 就可以，分别按上述要求设置就
可以了。

剩下的步骤和 physical 中设置是一样的。不过这时 assignment table 变成了下面这样。下面就是设置线的等长。这个需要我们到 Ecset 中设置。这些高速线一般都需要端接匹
配（数据线由于是双向的，两端都有匹配电阻），所以你的整个 etch 被分成了好几个 net，
这时候这些 net 的长度计算就比较麻烦。一种情况就是你设置 XNET,然后对 Xnet 计算长
度，我认为这是最省事也是最好的一种办法，还有就是你不管什么 Xnet，分别将各段的
长度加起来，算等长。

注：这个时候有个很矛盾的事情，就是你的时钟线如果想定义为差分线来走，即让
allegro 自己等间距的一次拉差分线，你就不能将之定义为 Xnet，我自己用的时候是这样
的，我在将时钟线对应的 xnet 删除后，时钟线就可以成对的拉，而之前尽管设置好了差
分属性，系统也是不认的。不知道大家有有这个没经验。

下面我就讲讲如何设置这些约束，并将这些约束加到对应的 xnet 上。
点击或 setup》electrical constraint spreadsheet，弹出点击 electrical constraint set》routing》total etch length，右边如上图所示出现 brd 名字，
右键点击 brd 名字，弹出如下右键菜单

如上图点击 create ECset，则弹出输入 DDR_ADDR, 点击 ok，则 brd 名字前出现＋号，打开之，可以见到设置好的
DDR_ADDR.

现在针对 DDR_ADDR