文档介绍：2009082329阮丽华_TLC5620实验报告(2013模版)剖析
2009082329阮丽华_TLC5620实验报告(2013模版)剖析
2009082329阮丽华_TLC5620实验报告(2013模版)剖析
LDAC
13
I
加载 DAC 。当引脚出现高电平常，即便有数字量被读入串行口也不会对
DAC 的输
出进行更新。只有当引脚从高电平变成低电平常，
DAC 输出才更新。
LOAD
8
I
串口加载控制。 当 LDAC 是低电平， 而且 LOAD 引脚出现降落沿时数字量被保留到
锁存器，随后输出端产生模拟电压。
REFA
2
I
输入到 DAC A 的参照电压。这个电压定义了输出模拟量的范围。
REFB
3
I
输入到 DAC B 的参照电压。这个电压定义了输出模拟量的范围。
REFC
4
I
输入到 DAC C 的参照电压。这个电压定义了输出模拟量的范围。
REFD
5
I
输入到 DAC D 的参照电压。这个电压定义了输出模拟量的范围。
V DD
14
I
输入电源正极
由于 TLC5620 为四通道的数模变换器， 只有一个 DATA 数据输入端， 因此传递的数据中要包括通道的信息，以便 DAC 能辨别出该数据属于哪个通道，变换达成后的模拟信号输出到相应的通道中。 TLC5620 传输的一帧数据位 11 位，先传递高位，最后传递低位，帧格式如表 2 所示。
表 2 XXXX 的数据构造
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
通道选择
输出模式
8 位数据 D7~D0
RNG
D10、 D9 为通道选择位， 00~11 分别选择 DACA~DACD 通道。 RNG 的数值为 0 或许 1，为输出倍数。 TLC5620 的输出电压为：
CODE
Vo( DACA / B / C/ D ) VREFA / B / C / D
256
(1 RNG )
DAC 内部有移位存放器和锁存器，要在工程中实此刻
LOAD 高电平常把 11
位数据在 CLK 的降落
沿逐位（由高位到低位）发送到
DATA 端，发送完成后， LOAD
置为低电平，指示
DAC 进行模数变换。
TLC5620 的接见时序图如图
2 所示。
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图 2 XXXX 接见时序图
TLC5620 与 FPGA连结电路图
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V
5
.
2
VCC
GND VDD
LDAC
REF_A
REF_B
DAC_A
REF_C
DAC_B
REF_D
DAC_C
DATA DAC_D
CLK LOAD
TLC5620
23
50MHz
dac_ldac
6
5 EP2C8Q208C8
4
3
a
2
d
k
t
a
a
o
l
1
l
c
d
_
_
_
c
c
c
a
a
a
d
d
d
6
4
3
2
4
8
0
6
6
6
7
1
1
1
1
Key[3..0]
2009082329阮丽华_TLC5620实