文档介绍：毕业设计
姓 名
学 号
院 系 机电工程系
专 业
2014年 11 月 12日
毕业设计 1
前言 2
1方案论证 2
控制模块选择方案 2
3
2系统硬件设计 3
1系允许程序存储器在系统可编程，亦适于常 规编程器。在单芯片上，拥有灵巧的8位CPU和在系统可编程Flash,使得AT89S52为众多 嵌入式控制应用系统提供高灵活、超有效的解决方案。
AT89S52具有以下标准功能：8k字 节Flash, 256字节RAM, 32位I/O 口线，看门狗定时器，2个数据指针，三个16位定时 器/计数器，一个6向量2级中断结构，全双工串行口，片内晶振。另外，AT89S52可降至 OHz静态逻辑操作，支持2种软件可选择节电模式。空闲模式下，CPU停止工作，允许RAM、 定时器/计数器、串口、中断继续工作。掉电保护方式下，RAM内容被保存，振荡器被冻结, 单片机一切工作停止，直到下一个中断或硬件复位为止「七
主要性能：在系统可编程Flash存储器、1000次擦写周期、全静态操作：OHz〜33Hz 、 三级加密程序存储器、16个可编程I/O 口线、三个8位定时器/计数器八个中断源、全 双工UART串行通道、低功耗空闲和掉电模式、掉电后中断可唤醒、看门狗定时器、双数据 指针、掉电标识符气
管脚说明：
VCC：供电电压。
GND：接地。
P0 □: P0 口为一个8位漏级开路双向I/O 口，每脚可吸收8TTL门电流。当P1 口的管 脚第一次写1时，被定义为高阻输入。P0能够用于外部程序数据存储器，它可以被定义为 数据/地址的第八位。在FIASH编程时，P0 口作为原码输入口，当FIASH进行校验时，P0 输出原码，此时P0外部必须被拉高。
P1 口： P1 口是一个内部提供上拉电阻的8位双向I/O 口，P1 口缓冲器能接收输出 4TTL门电流。P1 口管脚写入1后，被内部上拉为高，可用作输入，P1 口被外部下拉为低电 平时，将输出电流，这是由于内部上拉的缘故。在FLASH编程和校验时，P1 口作为第八位 地址接收。
P2 □： P2 口为一个内部上拉电阻的8位双向I/O 口，P2 口缓冲器可接收，输出4个TTL 门电流，当P2 口被写“1”时，其管脚被内部上拉电阻拉高，且作为输入。并因此作为输入 时，P2 口的管脚被外部拉低，将输出电流。这是由于内部上拉的缘故。P2 口当用于外部程 序存储器或16位地址外部数据存储器进行存取时，P2 口输出地址的高八位。在给出地址 “1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写时，P2 □输出其特 殊功能寄存器的内容。P2 口在FLASH编程和校验时接收高八位地址信号和控制信号。
P3 口： P3 口管脚是8个带内部上拉电阻的双向I/O 口，可接收输出4个TTL门电流。 当P3 口写入“1”后，它们被内部上拉为高电平，并用作输入。作为输入，由于外部下拉为 低电平，P3 口将输出电流（ILL）这是由于上拉的缘故。
P3 口也可作为AT89C52的一些特殊功能口，如下表所示：
表2. 4 管脚备选功能
P3. 0
RXD （串行输入口）
P3. 1
TXD （串行输出口）
P3. 2
/INTO （外部中断0）
P3. 3
/INT1 （外部中断1）
P3. 4
T0 （记时器0外部输入）
P3. 5
T1 （记时器1外部输入）
P3. 6
/WR （外部数据存储器写选通）
P3. 7
/RD （外部数据存储器读选通）
P3 口同时为闪烁编程和编程校验接收一些控制信号。
RST：复位输入。当振荡器复位器件时，要保持RST脚两个机器周期的高电平时间。
ALE/PROG：当访问外部存储器时，地址锁存允许的输出电平用于锁存地址的地位字节。 在FLASH编程期间，此引脚用于输入编程脉冲。在平时，ALE端以不变的频率周期输出正脉 冲信号，此频率为振荡器频率的1/6。因此它可用作对外部输出的脉冲或用于定时目的。然 而要注意的是：每当用作外部数据存储器时，将跳过一个ALE脉冲。如想禁止ALE的输出可 在SFR8EH地址上置0。此时，ALE只有在执行MOVX, M0VC指令是ALE才起作用。另外，该 引脚被略微拉高。如果微处理器在外部执行状态ALE禁止，置位无效。
/PSEN：外部程序存储器的选通信号。在由外部程序存储器取指期间，每个机器周期两 次/PSEN有效。但在访问外部数据存储器时，这两次有效的/PSEN信号将不出现。
/EA/VPP：当/EA保持低电平时，则在此期间外部程序存储器（0000H-FFFFH）,不管是 否有内部程序存储器。注意加密方式1时，/EA将内部锁定