文档介绍：摘要
CPLD （复杂可编程逻辑器件）和FPGA （现场可编程门阵列）都是可编程逻辑器件, 它们是在PAL、GAL等逻辑器件基础上发展起来的。在现代电子系统中，数字系统所占 的比例越来越大。系统发展的越势是数字化和集成化，CPLD/FPG现其功能。
很强的移植能力。VHDL是一种标准化的硬件描述语言，同一个设计描述可 以被不同的工具所支持，使得设计描述的移植成为可能。
易于共享和复用。VHDL采用基于库(Library)的设计方法，可以建立各种 可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模 块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进 行交流和共享，减少硬件电路设计。
3设计过程
在本设计采用的是VHDL编程，通过文本编辑方式建立模块，通过原理图方式将生 成的图形符号连接，然后再下载，进行硬件的仿真。为达到密码锁的以上功能，可将电子 密码锁分为以下3个模块进行设计：开关编码显示模块、控制模块和动态显示模块。总体 设计框图如图1所示。
图1总体设计框图
1、开关编码显示模块
此模块主要是用来输入开关编码，其中n[9..O]为按键输入端口，sout[3..0]为输出端口。 按键输入编码通过案件输入高低电平，每按一个键通过编码显示对应的数字。电路图的图
形文件如图2所示。
:
—Ht». . OJ *OUT(3. . O]—
图2开关编码电路
2、控制模块
此模块包括密码删除、修改与检验。电路图的图形文件如图3所示。
ART
—
SC T
OHC OK
SOUT C X9 . . O1
—
BACK LOCK
OUM
DM C > . . OJ
in
图3密码锁控制电路
其中set为密码设置端口,
码端口，elk时钟输入端口,
check为密码检验端口，close为关锁端口，back为删除密 dn[3..O]为数字输入端口，sout[15..0]为16位输出端口，lock 密码锁状态显示端口。
在此电路中每输一位数，密码在数码管上左移一位。摄制删除密码back,每按下一次 back,删除最后输入的数字，左边空处补
0。
设置密码确认信号set,当四位密码输入完毕，按下set,设置的密码被存储。
设置密码锁状态信号lock, lock=0表示锁未开，lock=l表示锁开，同时设置关锁信号 close,按下close,则锁关闭。
设置密码检验信号check,在lock=0下从数据开关书去四位***数字，按下check,若数据 等于设置的密码或万能密码，则lock=lo
输入数据的左移控制、删除、设置以及密码锁的关闭流程图如图4所示。
［结束 )
图4控制模块流程图
3、动态显示模块
此模块包含BCD译码和动态扫描电路。图形文件如图5所示。
LEDS
DIN(15. • O) CON[1. . O]—
OLK
L<07(A. . O]
图5动态显示电路
输出显示电路通过一个二进制计数器对数码管进行片选，片选为0,输入的第0〜3位在 第一个数码关上显示；片选为1输入的第4〜7位在第二个数码关上显示，片选为2输入的第 8〜11位在第三个数码关上显示，片选为3输入的第12〜15位在第四个数码关上显示，进而实 现数码管的动态显示。
流程图如图6所示。
图6动态显不电路流程图
电子密码锁的整体电路图如图7所示。
SET
CHECK
CLOSE S0UT[15..0]
BACK LOCK
CLK
DN[3. .0]
ART
DIN[15. .0] CON[1. .0]
CLK LED7[6..0J
5N[2. . 0]
LEDS
或［3』'"
图7整体电路
4 Quartus II软件仿真
本次仿真所用软件是Quartus 。
打开Quartus ,建立新工程，完成器件选择，本次设计选择的是 EP2S15F484C3o再新建一个VHDL HDL文件，在该窗口输入三人表决器的源程序, 然后对源程序进行语法检查和编译，检查语法规范，没有问题则编译整个程序。新建一 个波形文件，在波形文件中加入所需观察波形的管脚，给输入管脚指定仿真波形，编辑待 仿真波形文件，如图所示，点击按钮，进行波形仿真。
在进行编程的过程中，对每一模块都要进行波形仿真，
1、输入开关编码的仿真的波形如图8所示。
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