文档介绍：FPGA基础知识
第一页，共39页。
主要内容
器件结构
FPGA/CPLD
ASIC/FPGA
软核／硬核
设计流程
第二页，共39页。
器件结构
FPGA演变过程
E2PROM
GAL
0
0001 0
……. …
1111 1
第十九页，共39页。
LE/SLICE
基本逻辑单元LE/SLICE
Altera:LE
Xilinx:SLICE
第二十页，共39页。
LAB/CLB
可编程逻辑块
Altera:LAB
Xilinx:CLB
LE
第二十一页，共39页。
FPGA器件结构
可编程输入/输出单元
可编程逻辑单元
嵌入式块RAM
布线资源
底层嵌入功能单元
第二十二页，共39页。
BRAM
嵌入式块RAM
嵌入式块RAM可配置单/双端口RAM、伪双端口RAM、ROM、FIFO、SHIFT、CAM等；不同厂家的块RAM大小不一样：
Altera：M512、M4K、M-RAM(512K)
Xilinx：18kbit
Lattic：9kbit
完全分开的读写口
第二十三页，共39页。
FPGA器件结构
可编程输入/输出单元
可编程逻辑单元
嵌入式块RAM
布线资源
底层嵌入功能单元
第二十四页，共39页。
布线资源
布线资源
全局布线资源：用于全局时钟/全局复位/全局置位布线；
长线资源：用于BANK或者嵌入式功能单元的高速信号或者第二全局时钟的布线；
短线资源：用于其中逻辑单元间的逻辑互联与布线；
第二十五页，共39页。
FPGA器件结构
可编程输入/输出单元
可编程逻辑单元
嵌入式块RAM
布线资源
底层嵌入功能单元
第二十六页，共39页。
底层嵌入式功能块
主要是指PLL/DPLL、DCM、DSP48、乘法器、嵌入式硬核/软核；
Xilinx：DCM、DSP48/48E、DPLL、Multiplier等
Altera：PLL/EPLL/FPLL、DSPcore等；
Multiplier结构
第二十七页，共39页。
PLL/DCM
PLL/DCM
Altera:PLL
Xilinx:DCM
第二十八页，共39页。
内嵌专用硬核
指高速串行收发器；GMAC、SERDES、PCIe等；
Xilinx：GMAC、SERDES、PCI、GTX、GRX
Atera：GMAC、SERDES、PCIe、
第二十九页，共39页。
SOPC(System on programmable chip):片上可编程系统
FPGA内嵌入了CPU/DSP，具备实现软硬件协同设计的能力；
Xilinx：
EDK/system generator/matlab/accel DSP/modelsim
Altera：
SOPC builder/DSPbuilder/matlab/modelsim
第三十页，共39页。
基于FPGA的DSP设计
基于FPGA的DSP设计
Matlab
*.m
system generator
Accel DSP
*.v
simulink
modelsim
第三十一页，共39页。
FPGA与CPLD区别
区别[工艺/结构/延时/配置]
FPGA基于SRAM工艺，集成度高，以LE（包括LUT、FF及其他）为基本单元，有内嵌BRAM、DSP、Multipler等，支持IO标准丰富(LVCOMS33/SSTL25/LVDS等)。具有易挥发性，需要有上电加载过程。在实现复杂算法、队列调度、数据处理、高性能设计、大容量缓存设计等领域中有广泛应用 ；
CPLD基于E2PROM工艺，集成度低，以MicroCell（包括组合部分与寄存器）为基本单元。具有非挥发特性，可以重复写入。在粘合逻辑、地址译码、简单控制、FPGA加载等设计中有广泛应用
FPGA基于丰富的触发器结构，适合于时序逻辑设计；
CPLD基于乘积项结构，适合于算法与组合逻辑设计；
CPLD的布线结构使得时序延迟是均匀的和可预测的；
FPGA可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。
第三十二页，共39页。
FPGA/ASIC
[开发周期/风险/人力]
ASIC开发周期长，开发难度大，开发风险强，灵活性小，不具备可编程性；
FPGA开发周期短，难度相对要小，具备可编程性，灵活度大，可降低开发风险；
[开发流程]
ASIC开发流程：设计输入/逻辑