文档介绍：第12章 触发器及时序逻辑电路
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触发器
触发器概述
1．触发器的概念
触发器由逻辑门加反馈电路组成，能够存储和记忆１位二进制数。触发器电路有两个互补的输出端。
（1）触发器具有两个沿触发的JK触发器，逻辑符号如图所示。
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D触发器
同步D触发器
1．电路组成
为了避免同步RS触发器同时出现R和S都为1的情况，可在R和S之间接入非门G5，如图11-15 a)所示，这种单端输入的触发器称为D触发器，图11-15 b)为逻辑符号，D为信号输入端。
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2．逻辑功能
3．特性方程
卡诺图
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边沿D触发器
同步触发器在 CP = 1 期间接收输入信号，如输入信号在此期间发生多次变化，其输出状态也会随之发生翻转，即出现了触发器的空翻。如图所示。
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【例】如图11-20所示为维持阻塞 D 触发器的时钟脉冲 CP 和 D 端输入的电压波形，试画出触发器输出 Q 和 Q 的波形。设触发器的初始状态为 Q = 0。
解：第1个时钟脉冲CP上升沿到达时，D端输入信号为1，所以触发器由0翻转到1态。而在CP=1期间仍保持1状态。
第2个时钟脉冲CP上升沿到达时，D端输入信号为,0，触发器由,1翻转到0态。
根据以上分析可画出输出端Q的波形，输出端
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维持阻塞D触发器
1）维持阻塞D触发器是用时钟脉冲CP上升沿触发的，也就是说，只有在CP上升沿到达时，电路才会接收D端的输入信号而改变状态，而在CP为其它值时，不管D端输入为0还是为1，触发器的状态不会改变。
2）在一个时钟脉冲CP作用时间内，只有一个上升沿，电路状态最多只改变一次，因此，它没有空翻问题。
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.集成D触发器
常用的D触发器有74LS74、CC4013等，74LS74为TTL集成边沿D触发器，CC4013为CMOS集成边沿D触发器，图为它们引脚排列图。
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T触发器和 触发器
T触发器是指根据T的输入信号不同，在时钟脉冲CP的作用下具有翻转和保持功能的电路，它的逻辑符号如图所示。
触发器则是指每输入一个时钟脉冲CP，状态变化一次的电路，它实际上是T触发器的翻转功能。
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1．由JK触发器构成T触发器
将JK触发器的J和K相连作为T的输入端便构成T触发器，电路如图a)所示。
将T代入JK触发器特性方程中的J和K便得到了T触发器的特性方程
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3．D触发器构成T触发器
根据式可画出由D触发器构成的T触发器
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计数器
用以统计输入计数脉冲CP个数的电路，称作计数器。
计数器种类
按是否同时翻转分为同步计数器和异步计数器；
按照计数顺序的增、减，分为加计数器、减计数器，计数顺序可增、可减称为可逆计数器；
按计数进制分为二进制计数器、十进制计数器、任意进制计数器。
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二进制计数器
1．异步二进制计数器
异步计数器各触发器的状态转换与时钟脉冲是异步工作的，即当脉冲到来时，各触发器的状态不是同时翻转，而是从低位到高位依次改变状态。
图所示为由JK触发器组成的4位异步二进制加法计数器的逻辑图。图中JK触发器都接成 触发器，用计数脉冲CP的下降沿触发。设计数器的初始状态为Q3Q2Q1Q0=0000，
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当输入第一个计数脉冲CP时，第一位触发器FF0由0状态翻到1状态，Q0端输出正跃变，FF1不翻转，保持0状态不变。Q3Q2Q1Q0=0001。
当输入第二个计数脉冲CP时，FF0由1状态翻到0状态，Q0端输出负跃变，FF1则由0翻转到1状态，FF2保持0状态不变。Q3Q2Q1Q0=0010。
当连续输入计数脉冲CP时，根据上述计数规律，只要低位触发器由1状态翻转到0状态，相邻高位触发器的状态便改变。
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4位二进制加法计数器的工作波形
输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。所以，图11-27所示计数器又是一个16分频器。
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2．同步二进制计数器
异步计数器中各触发器之间是串行进位的，它的进位(或借位)信号是逐级传递的，因而使计数速度受到限制，工作频率不能太高。
同步计数器中各触发器同时受到时钟脉冲的触发，各个触发器的翻转与时钟同步，所以工作速度较快，工